Interopérabilité en émulation et prototypage matériel

This thesis defines a new concept in RTL verification : interoperability between HDL simulators, hardware emulators and hardware prototyping platforms. The main purpose is to benefit from both good speed of hardware prototyping platforms and debug capabilities of hardware emulators and HDL simulators. To achieve this purpose, this thesis introduces the notion of design state. Then, a interoperability dedicated tool is presented. This tool add interoperability to design functionnalities. Thus, all machines working at RTL level are interoperables with each others. The main idea of interoperability is to lunch tests on fast prototyping platforms while periodically saving design state. When a bug will be faced, debug will be performed using a fast emulator or a low cost HDL simulator. The test will restart from the last database saved just before bug time. Finally, this thesis introduce a new prototyping flow which was validated on an industrial design STM HLS25.Ce travail de thèse introduit un nouveau concept dans la vérification des circuits au niveau RTL : l'interopérabilité entre simulateurs HDL, émulateurs matériel et plateformes de prototypage. Cela permet de bénéficier, à la fois de l'excellente vitesse d'exécution des plateformes de prototypage et des capacités de déboguage, d'observabilité et contrôlabilité offertes par les émulateurs matériel et simulateurs HDL. L'idée principale de l'interopérabilité consiste en la réalisation des tests sur une plateforme de prototypage rapide tout en réalisant périodiquement des sauvegardes de l'état du circuit. Lorsqu'une erreur apparait, le déboguage est réalisé, soit un émulateur rapide, soit un simulateur HDL économique : le test est alors rejoué à partir de la dernière sauvegarde d'état réalisée avant l'instant d'apparition du problème. Enfin, cette thèse présente un flot de prototypage, validé sur un circuit industriel STM HLS25, permettant d'intégrer l'interopérabilité comme une fonctionnalité du circui