Ordonnancements périodiques dans les réseaux de processus : Application à la conception insensible aux latences

Due to the increasing scaling of digital system, System-on-Chip (SoC) design deals with latencies problem on long wire interconnection through the whole chip. A SoC is a set of IP components communicating together. While the communication inside the IP component can still be considered synchronous (abstracted as instantaneous action), the communication between IP components should not. Many clock cycles occur between sending and reception of a data on an interconnexion wire. The theory of Latency Insensitive Design (LID) created by L. Carloni and A. Sangiovanni-Vincentelli solves this problem by implementing a communication protocol based on segmentation of interconnection wire and back pressure in case of local traffic jam. In the first time, we'll give theoretical basis of LID theory by formally linking it to the deterministic model of Marked/Event graph (conflict free subset of Petri net), and limiting the capacity of places by 2; which naturally implement the back pressure protocol. This model drive us to the main problem of this work: How to minimize the size of memory resources used as buffer through the interconnection wires? Because their quantity and location should become critical at implementation. Then we'll study this problem with the natural hypothesis of determinism. This allow the system to have regular and periodic behaviour. The goal of this work is to modify the LID theory by taking care of this hypothesis. the study of deterministic systems and previous results lead us to a first modification step called: Equalization. Next step consist in statically schedule these system. We chose to explicitly represent schedule of each element of the system using periodic binary word (1 for activity, 0 for stalling) such M. Pouzet and al. introduce it in "N-synchronous Kahn network". A study of different classes of binary word (Sturm, Christoffel, Lyndon, Mechanical words) was prior to their association to LID theory and {\em Equalization} process. We obtained statically scheduled systems which answered to the main problem of this work.Du fait de la miniaturisation grandissante des circuits électroniques, la conception de système sur puce actuelle, se heurte au problème des latences sur les fils d'interconnexions traversant tout le circuit. Un système sur puce est un ensemble de blocs de calculs (les composants IP) qui s'échangent des données. Alors que la communication à l'intérieur de ces blocs de calculs peut toujours se faire de manière synchrone, c'est à dire s'abstraire comme une action instantanée, la communication d'un bloc de calculs à un autre prend un temps qui n'est pas négligeable. Il s'écoule plusieurs cycles d'horloge entre l'émission d'une donnée sur un fil d'interconnexion et sa réception. La théorie du Latency Insensitive Design créée par Luca Carloni et Alberto Sangiovanni-Vincentelli permet entre autre de résoudre ce problème en implantant un protocole de communication basé sur la segmentation des fils d'interconnexions et sur le principe de rétroaction en cas d'embouteillage. Dans un premier temps, nous avons donné un fondement théorique à cette théorie en la rapprochant formellement d'une modélisation par Marked/Event graph (Sous ensemble sans conflit des Réseaux de Pétri) et avec des places de capacité ; ce qui génère naturellement le protocole de contrôle de flux. Cette modélisation nous amène à la problématique principale de cet ouvrage: comment, et sous quelles conditions, peut on minimiser la taille des ressources de mémorisation utilisées comme tampons intermédiaires au long de ces fils d'interconnexions? Car leur nombre et leur position peuvent se révéler critique à l'implantation matérielle. Nous allons ensuite étudier cette question sous une hypothèse naturelle de déterminisme, ce qui permet d'obtenir des régimes de fonctionnement périodiques et réguliers. Le but de cette thèse est de modifier le protocole mis en place dans la théorie du Latency Insensitive Design en prenant en compte cette hypothèse. L'étude des systèmes déterministes et des résultats existant nous a permis une première phase de modification appelée: égalisation. L'étape suivante consiste à ordonnancer statiquement ces systèmes. Pour cela, nous avons choisi de représenter explicitement l'ordonnancement de chacun des éléments du système comme un mot binaire périodique où les "1" représentent les instants d'activités et les "0" d'inactivités tel que M. Pouzet et al. l'ont introduit dans le "N-synchronous Kahn network". Une étude approfondie des différentes classes de mots binaires existants (mot de Sturm, de Christoffel, de Lyndon ou encore mécaniques) a précédé leur association à la théorie du Latency Insensitive Design et au processus d'égalisation pour obtenir des systèmes déterministes ordonnancés statiquement