Architectures multiprocesseurs monopuces génériques pour turbo-communications haut-débit

Applications in the field of digital communications are becoming more and more diversified and complex. This trend is driven by the emergence of turbo-communications which generalize the principle of iterative processing introduced by the turbo-codes. Implementation of turbo-communication systems, so-called turbo-receivers, is becoming crucial to reach the nowadays performance requirements in terms of transmission quality. Several dedicated implementations of these systems have already been proposed. However, implementation requirements in flexibility (to support the continuously developing new standards and applications in this field) and in high-throughput, make resorting to new design methodologies and the proposal of a flexible turbo communication platform inevitable. The subject of this thesis deals with the implementation of a generic multiprocessor platform dedicated to turbo-receivers et more specifically to convolutional turbo decoders. Thus, the subject evolves around two research areas : algorithmical aspects of turbo-decoding systems and architectural aspects of their numeric design. Concerning the algorithmical part, this work presents a wide range of investigations of parallelism in convolutional turbo decoding. These investigations are based on three-level classification of parallelism techniques, which is constructed according to their granularity and acceleration abilities. Analysis of this classification reveals that sub-block parallelism and component-decoder parallelism need efforts to improve the implementation efficiency. Our researches enlighten that sub- block parallelism becomes more efficient with the message passing initialisation technique. Additionally, we show that component-decoder parallelism with shuffled decoding improves the efficiency of highly parallelized turbo-decoder architecture. Furthermore, we present how to optimise this efficiency through constraints interleaver design. Concerning the architectural part, algorithmical results were integrated in a multiprocessor platform exploiting the tradeoffs between hardware and software (i.e. performance/flexibility) at processing and communication levels. To cope with processing tradeoffs, we propose a Application-Specific Instruction-set Processor (ASIP) dedicated to turbo-decoding of convolutional codes. The designed ASIP provides the required flexibility while enabling high-throughput thanks to a highly parallelized datapath. At the communication level, our multi-ASIP platform exploits dedicated network on chip in order to ensure the bandwidth required for iterative exchange of information. The resulting multi-ASIP platform was prototyped on emulation board based on FPGA. The flexibility of the proposed platform enables the support of all existing and emerging standards of convolutional turbocodes, and have industrial applications in mobile and satellite-based communications, broadcasting, Internet high- throughput.Les applications dans le domaine des communications numériques deviennent de plus en plus complexes et diversifiées. En témoigne l'apparition des turbo-communications qui représentent la généralisation du principe de processus itératif introduit par les turbocodes. La mise en œuvre de systèmes de turbo-communications, communément appelés turbo- récepteurs, est devenue primordiale pour atteindre les performances aujourd'hui exigées en terme de qualité de transmission. Des architectures matérielles dédiées implantant ces systèmes ont déjà vu le jour dans plusieurs équipes de recherches académiques et industrielles. Cependant, pour des exigences de flexibilité de l'implantation (pour supporter les évolutions d'une norme ou des applications multi-standards), de qualité de transmission et de haut débit de communication, des architectures multiprocesseurs adéquates deviennent incontournables. Le sujet de cette thèse porte sur la mise en œuvre d'une plate-forme architecturale multiprocesseur générique adaptée aux turbo-récepteurs et plus particulièrement aux turbo-décodeurs convolutifs. Ainsi, le sujet gravite autour de deux axes de recherche : un axe algorithmique autour des systèmes de turbo-décodage et un autre autour de la conception numérique ces derniers. Sur l'axe algorithmique, ces travaux présentent une étude approfondie des algorithmes de turbo-décodage autour des techniques de parallélisme. Les fondations de cette étude reposent sur une classification des parallélismes existants qui distingue les parallélismes selon leurs granularités et leurs pouvoirs d'accélération. L'analyse de cette classification a révélé la nécessité d'investiguer les parallélismes de sous-bloc et de décodeur composant pour améliorer l'efficacité de leur mise en œuvre. Les recherches menées mettent en évidence que le parallélisme de sous-bloc s'avère plus efficace avec la technique d'initialisation par passage de message. Nous avons également montré que le parallélisme de décodeur composant, grâce à la technique du décodage combiné ou « shuffled decoding » , améliore l'efficacité des architectures de turbo-décodeur fortement parallèles et que cette dernière peut être optimisée en contraignant la conception de l'entrelaceur du turbocode. Sur l'axe architectural, ces avancées algorithmiques ont été mises à profit dans une plate-forme multiprocesseur qui exploite au mieux les compromis matériel/logiciel (i .e. performance/flexibilité) tant au niveau du calcul qu'au niveau des communications. Au niveau du calcul, un processeur ASIP (Application-Specific Instruction-set Processor) dédié au décodage des codes convolutifs a été proposé et conçu de manière à ne fournir que la flexibilité désirée, tout en conservant des performances élevées grâce à un chemin de données fortement parallélisé. Au niveau des communications, la plate-forme a été dotée de réseaux sur puce dédiés pour assurer la bande passante nécessaire aux échanges itératifs d'information. Cette plate-forme multi-ASIP flexible a été prototypée sur une carte d'émulation intégrant des circuits FPGA. La flexibilité de la plate-forme proposée autorise le support de tous les standards de turbocodes convolutifs actuels et émergeants et peut trouver un intérêt industriel dans les domaines des télécommunications mobiles et satellitaires, de la diffusion de contenu ou de l'Internet haut-débit