Design of a low-power 60 GHz transceiver front-end and behavioral modeling and implementation of its key building blocks in 65 nm CMOS

Worldwide regulations for short range communication devices allow the unlicensed use of several Gigahertz of bandwidth in the frequency band around 60 GHz. This 60GHz band is ideally suited for applications like very high data rate, energy-autonomous wireless sensor networks or Gbit/s multimedia links with low power constraints. Not long ago, radio interfaces that operate in the millimeter-wave frequency range could only be realized using expensive compound semiconductor technologies. Today, the latest sub-micron CMOS technologies can be used to design 60GHz radio frequency integrated circuits (RFICs) at very low cost in mass production. This thesis is part of an effort to realize a low power System in Package (SiP) including both the radio interface (with baseband and RF circuitry) and an antenna array to directly transmit and receive a 60GHz signal. The first part of this thesis deals with the design of the low power RF transceiver front-end for the radio interface. The key building blocks of this RF front-end (amplifiers, mixers and a voltage controlled oscillator (VCO)) are designed, realized and measured using the 65nm CMOS technology of ST Microelectronics. Full custom active and passive devices are developed and characterized for the use within these building blocks. An important step towards the full integration of the RF transceiver front-end is the assembly of these building blocks to form a basic receiver chip. Circuits with small chip size and low power consumption compared to the state of the art have been accomplished. The second part of this thesis concerns the development of behavioral models for the designed building blocks. These system level models are necessary to simulate the behavior of the entire SiP, which becomes too complex when using detailed circuit level models. In particular, a novel technique to model the transient, steady state and phase noise behavior of the VCO in the hardware description language VHDL-AMS is proposed and implemente d. The model uses a state space description to describe the dynamic behavior of the VCO. Its nonlinearity is approximated by artificial neural networks. A drastic reduction of simulation time with respect to the circuit level model has been achieved, while at the same time maintaining a very high level of accuracy.La réglementation mondiale, pour des appareils de courte portée, permet l'utilisation sans licence de plusieurs Gigahertz de bande autour de 60 GHz. La bande 60 GHz répond aux besoins des applications des réseaux de capteurs très haut débit autonomes en énergie, ou les transmissions à plusieurs Gbit/s avec des contraintes de consommation d'énergie. Récemment, les interfaces radios fonctionnant dans la bande millimétrique n'étaient réalisables qu'en utilisant des technologies III-V coûteuses. Aujourd'hui, les avancées des technologies CMOS nanométriques permettent la conception et la production en masse des circuits intégrés radiofréquences (RFIC) à faible coût. Cette thèse s'inscrit dans des travaux de recherches dédiés à la réalisation d'un système dans un boîtier (SiP, System in Package) à 60 GHz contenant à la fois l'interface radio (bande de base et circuits RF) ainsi qu'un réseau d'antennes. La première partie de cette thèse est dédiée la conception de la tête RF de l'émetteur-récepteur à faible consommation pour l'interface radio. Les blocs clefs de cette tête RF (amplificateurs, mélangeurs et un oscillateur commandé en tension) sont conçus, réalisés et mesurés en utilisant la technologie CMOS 65 nm de ST Microelectronics. Des éléments actifs et passifs sont développés spécifiquement pour être utilisé au sein de ces blocs. Une étape importante vers l'intégration de la tête RF complète de l'émetteur-récepteur est l'assemblage de ces blocs de base. Dans ce but, une tête RF pour le récepteur a été réalisée. Ce circuit présente une consommation et un encombrement plus réduit que l'état de l'art. La deuxième partie de cette thèse présente le développement des modèles comportementaux des blocs de base conçus. Ces modèles niveau système sont nécessaires afin de simuler le comportement du SIP. Ce dernier devient trop complexe si des modèles détaillés du niveau circuit sont utilisés. Dans cette thèse, une nouvelle technique modélisant le comportement en régime transito ire, permanent et le bruit de phase des oscillateurs commandés en tension est proposé. Ce modèle est implémenté dans le langage de description de matériel VHDL-AMS. La technique proposée utilise des réseaux de neurones artificiels pour approximer la caractéristique non linéaire du circuit. La dynamique est décrite dans l'espace d'état. Grâce à ce modèle, il est possible de réduire d'une façon drastique le temps de calcul des simulations système tout en conservant une excellente précision