Décodeurs LDPC à faible consommation énergétique

Iterative decoding techniques for modern capacity-approaching codes are currently dominating the choices for forward error correction in a plethora of applications. Turbo codes, proposed in 1993, triggered the breakthrough in channel coding techniques as these codes approach the Shannon capacity limit. This was followed by the rediscovery of low-density parity-check (LDPC) codes in the 1990s, originally proposed in 1963. These codes are presently ubiquitous in the context of mobile wireless communications among other application domains. In this dissertation, we focus on the aspects and challenges for conceiving energy efficient VLSI decoders aimed at mobile wireless applications. These nomadic devices are typically battery-operated and demand high energy efficiency along with high throughput performance on the smallest possible footprint. Moreover, these iterative decoders are typically one of the most power intensive components in the baseband processing chain of a wireless receiver. We address the aspects for designing energy efficient LDPC decoders. At the algorithmic level we investigate the tradeoff among error-correction performance, energy efficiency and implementation area for different choices of message computation kernels. At the architectural level we focus on the memory subsystem design of an LDPC decoder since this module is responsible for the majority of the implementation area and power consumption. Finally, at the system level, we propose dynamic power management strategies that rely upon iteration control and workload prediction that may be applied to both Turbo and LDPC decoders.Les techniques de décodage itératif pour les codes modernes dominent actuellement le choix pour la correction des erreurs dans un grand nombre d'applications. Les Turbo codes, présentés en 1993, ont déclenché une révolution dans le domaine du codage de canal parce que ils permettent de s'approcher de la limite de Shannon. Ensuite, les codes LDPC (low-density parity-check) ont été redécouverts. Ces codes sont actuellement omniprésents dans le contexte des communications mobiles sans fil, mais aussi dans d'autres domaines d'application. Dans cette thèse, l'accent est mis sur la conception de décodeurs VLSI à basse consommation destinés aux communications sans fil. Les dispositifs nomades sont généralement alimentés par des batteries et ils ont besoin d'une bonne efficacité énergétique et d'une haute performance, le tout dans une surface de silicium minimale. En outre, les décodeurs de canal sont généralement responsables d'une part importante de la consommation d'énergie dans la chaîne de traitement en bande de base d'un récepteur sans fil. Nous nous concentrons sur les décodeurs LDPC. Au niveau algorithmique nous étudions les compromis entre la performance, l'efficacité énergétique et la surface de silicium pour les différents algorithmes de décodage. Au niveau de l'architecture nous étudions le point essentiel des mémoires. Ce point est particulièrement important pour la consommation et la surface finale du décodeur. Enfin, au niveau du système, nous proposons des stratégies pour la gestion dynamique de la puissance pour les décodeurs Turbo et LDPC. Ces stratégies sont basées sur la prédiction et le contrôle dynamique du nombre d'itérations de décodage