Algoritmos para sintese de sistemas embutidos tolerantes a falhas empregando reconfiguração dinamica de FPGAs

Resumo: Os FPGAs ultrapassaram a barreira da utilização exclusiva na prototipagem de sistemas, principalmente pela flexibilidade e menor tempo de introdução ao mercado que possibilitam aos projetos. A capacidade de reconfiguração dinâmica de alguns desses dispositivos tem sido explorada para diminuir a área de hardware de sistemas embutidos. A presença crescente de sistemas embutidos desempenhando funções críticas justifica o interesse na aplicação de técnicas de tolerância a falhas durante seus desenvolvimentos. No entanto, a necessidade de redundância, seja de recursos, informações ou tempo, é conflitante com as restrições encontradas no projeto desses sistemas, sobretudo no aspecto dimensão. Nesta dissertação é proposto o emprego de FPGAs dinamicamente reconfiguráveis com o objetivo de reduzir a dimensão de sistemas embutidos tolerantes a falhas, utilizando-os como recursos redundantes, compartilhados, para a execução de funções do sistema em hardware dedicado. Um algoritmo de síntese no nível de sistema baseado nessa proposta é introduzido, o qual, a partir de uma especificação de sistema embutido e uma biblioteca de FPGAs, fornece ao projetista: 1) uma alocação de FPGAs e o mapeamento das funções do sistema nesses dispositivos; 2) escalonamentos para as funções do sistema e reconfigurações dos FPGAs, na ausência e presença de falhas em funções com requisito de tolerância a falhas; 3) a degradação no desempenho do sistema provocada por falhas em cada uma dessas funções. A síntese realizada pelo algoritmo visa a obtenção de uma alocação de FPGAs de menor custo e/ou dimensão para o projeto. Resultados obtidos para um grupo de sistemas embutidos sintéticos, incluindo um exemplo baseado num sistema de processamento digital de sinais, são apresentados, comentados e comparados com os obtidos através de estratégias convencionais de redundância.Abstract: The FPGAs are surpassing the exclusive use in system prototyping, mostly by the flexibility and less time-to-market they provide. The dynamic reconfiguration capability of some of them has been exploited to reduce the hardware area of embedded systems. Embedded systems now perform critical tasks, which justifies the interest in using fault tolerance design techniques to design them. However, the necessity of resource, information, or time redundancy conflicts with stringent embedded systems design constraints, especially those related to system size. This dissertation proposes the use of dynamic reconfigurable FPGAs as shared spares for system functions implemented in dedicated hardware, as a way to reduce the size of fault-tolerant embedded systems. A system-level synthesis algorithm supporting this proposal is introduced. Starting from a embedded system specification and an FPGA library, it produces: 1) an FPGA allocation and the assignment of system functions on it; 2) scheduling schemes for the system functions and FPGAs reconfigurations, in the presence or not of faults; 3) the system performance degradation caused by faults in its functions. The synthesis algorithm targets an FPGA allocation with minimum cost and/or size. Results obtained for a set of synthetic embedded systems examples, including one based on a real digital signal processing system, are presented, discussed and compared to results obtained employing a conventional spare approach