Analysis of wear-out of error correction techniques in phase-change memories

Phase-change memory (PCM) traz novos ensejos para indústria eletrônica. Devido às projeções de alta escalabilidade do processo de fabricação da PCM, cogita-se usá-la como memória principal em sistemas de computação, substituindo à tradicional DRAM cujos problemas de miniaturização do processo de fabricação demandam tecnologias ainda desconhecidas. Contudo, PCM tem problemas de durabilidade e técnicas de recuperação de falhas robustas são extremamente necessárias para recuperação e prolongamento do seu tempo de vida, medido em número de escritas. As técnicas mais comuns de recuperação de falhas são os códigos de correção de erros. Porém, outras técnicas de recuperação vêm sendo propostas na literatura, aproveitando as características de não-volatilidade da PCM. Neste trabalho, usando uma modelagem matemática, analisou-se como a probabilidade de bit-ip dos principais códigos de correção de erros { paridade, SECDED e BCH { e das principais técnicas de recuperação de falhas { ECP e SAFER { está relacionada _a durabilidade da PCM. A partir da taxa de bit-ip medida através da execução do SPEC2006 e por meio dos modelos matemáticos, comparou-se os resultados dos modelos de simulação utilizando-se a probabilidade teórica de 50% e a taxa obtida experimentalmente de 15%. Os resultados revelaram uma visível degradação da durabilidade dos mecanismos de recuperação de falhas que usam códigos de correção de erros, contradizendo os resultados da literatura. A técnica ECP foi à única que não mostrou degradação. Além disso, uma análise de eficiência energética foi feita, relacionando durabilidade da PCM e o consumo de energia. Novamente, a técnica ECP se destacou nos resultados, como também a técnica SAFER. Finalmente, foram propostos modelos analíticos probabilísticos das técnicas ECP, SECDED e uma análise da técnica PAYG baseada no modelo analítico da ECP.Phase-change memory brings new opportunities for the electronics industry. Due to projections of high scalability of the fabrication process, PCM is seen as a new main memory in computing systems, replacing the traditional DRAM, whose scale problems require new future technologies that are still unknown. However, PCM has low endurance when compared with DRAM and robust failure recovery techniques are required to increase its lifetime. To address that, some error correcting techniques have been proposed, based on the non-volatile features of the PCM memories. In this work, we model and analyze the bit-ip probabilities of five such techniques (ECP, parity, SECDED, SAFER and BCH), in order to evaluate its impact to the wear out of the PCM. Using the bit-ip rate of 15%, obtained experimentally from the execution of the SPEC2006 benchmark, we mathematically modeled and simulated these techniques using both an empirical and theoretical probability rates. Our results show a clear degradation in techniques that use error-correcting codes, contradicting the previous results in the literature. Only ECP has not shown any degradation. We have also done power analyses of the above listed techniques so as to relate the endurance and the energy required by each technique. Again, the ECP stood out in the results, like SAFER as well. Finally, analytical probabilistic models for ECP and SECDED were proposed and an analysis of PAYG technique (based on ECP's analytical model) was performed