Exploração de diferentes níveis de paralelismo visando a redução da área de processadores embarcados

No contexto de sistemas embarcados, este trabalho tem como objetivo estudar as vantagens de se explorar de forma conjunta o paralelismo em nível de instruções e de threads e analisar qual a melhor relação entre a exploração destes paralelismos comparando o desempenho e a área do chip Para isto foi desenvolvido um ambiente multiprocessado composto por processadores superescalares. Desta forma, foi possível também explorar a heterogeneidade de exploração de paralelismo em nível de instruções dentro de um mesmo chip multiprocessado. Resultados demonstraram que as aplicações apresentam comportamentos muito distintos em relação à capacidade na qual podem ser explorados tanto em nível de instruções quanto à nível de threads. Além disso, os dados gerados sobre desempenho e área dos circuitos permitiram diversas análises a respeito das vantagens do uso de cada arquitetura segundo diferentes pré-requisitos do sistema. Os resultados obtidos demonstraram que pequenas mudanças nestes pré-requisitos podem acarretar mudanças muito significativas na arquitetura ideal a ser utilizada (em termos de superescalaridade e número de cores) de modo a maximizar o desempenho ou minimizar a área do circuito. Finalmente, pôde-se concluir que arquiteturas heterogêneas não apresentam vantagens na sua utilização em relação a arquiteturas homogêneas segundo o conjunto de análises feitas neste trabalho. No entanto, podemos perceber que, devido à característica de saturação da exploração de ILP de algumas aplicações, o uso arquiteturas heterogêneas pode ser interessante no futuro, quando núcleos de processamento mais agressivos em termos de exploração de ILP forem utilizados.This work explores the employment of heterogeneous processor organization in a multiprocessing system for embedded devices. It is proposed an analysis to find the best trade-off between Instruction Level Parallelism (i.e. ILP) and Thread Level Parallelism (i.e. TLP) considering performance and die area. Our results show that applications might have completely different behaviors according to their capacity of instruction level parallelism and of thread level parallelism. Besides, the performance and area overhead results allow us to assume that small changes in circuits’ prerequisites (i.e. of die area or minimal performance needed) may result in meaningful changes in the best architectural configuration (in terms of ILP and TLP exploitation) to maximize performance and minimize area overhead. Finally, the results let us infer that heterogeneous architectures are not a good project choice for general purpose processors if compared with homogeneous architectures through the analysis made in the work. However, for some specific cases, when the ILP exploration saturates, the heterogeneous architectures might be useful in the future, when more aggressive ILP exploitation shall be commercialized