Hardware implementation of the CESAR hypothetical computer architecture

O contínuo desenvolvimento de ferramentas de síntese lógica, em conjunto com o aumento da capacidade de dispositivos de hardware programável como FPGAs, permitiu o desenvolvimento de processadores soft-core, projetados especificamente para rodar nestes dispositivos. Ao mesmo tempo, linguagens de descrição de hardware, como VHDL, permitem a descrição de sistemas digitais em diferentes níveis de abstração. Este trabalho apresenta duas possíveis implementações em VHDL da arquitetura do computador Cesar, um processador hipotético utilizado no Instituto de informática da UFRGS como ferramenta de auxílio no ensino de arquitetura e organização de computadores. O computador Cesar é baseado na arquitetura da família de processadores PDP-11, da Digital Equipment Corporation. Além da descrição do processador, foram desenvolvidos circuitos que implementam a interface deste processador com um monitor de vídeo e um teclado, ambos conectados a uma placa FPGA.The continuous development of logic synthesis tools, in conjunction with the increase in capacity of programmable hardware devices such as FPGAs, allowed the development of soft-core processors, designed specifically to run on these devices. At the same time, hardware description languages, such as VHDL, allow the description of digital systems in different levels of abstraction. This paper presents two possible implementations in VHDL of the Cesar computer architecture, an hypothetical processor used in the Institute of Informatics at UFRGS as an aid tool in the teaching of computer architecture and organization. The Cesar computer is based on the architecture of the PDP-11 processor family, manufactured by Digital Equipment Corporation. Besides the description of the processor, circuits that perform the interface of this processor with a video monitor and a keyboard, both connected to an FPGA Board, have been developed