Desenvolvimento de uma metodologia de injeção de falhas de atraso baseada em FPGA

Com a evolução da tecnologia CMOS, a densidade e a proximidade entre as linhas de roteamento dos Circuitos Integrados (CIs) foram incrementadas substancialmente nos últimos anos. Pequenas variações no processo de fabricação, como ligações indesejadas entre trilhas adjacentes e variações no limiar de tensão dos transistores devido a alterações no processo de litografia podem causar um comportamento anômalo no CI. Assim, o desenvolvimento de novas metodologias de teste capazes de proverem uma elevada capacidade de detecção de falhas, oriundas a partir dos mais variados tipos de defeitos de manufatura tornaram-se essenciais nos dias de hoje. Especificamente diante de CIs fabricados a partir de tecnologias abaixo de 65nm, torna-se fundamental o uso de metodologias de teste que visam a detecção de falhas de atraso, pois as variações no processo de produção não manifestam uma alteração lógica no comportamento do circuito resultante, e sim uma alteração na temporização do circuito.Neste contexto, esta dissertação de mestrado propõe o desenvolvimento de uma metodologia de injeção de falhas de atraso com a finalidade de extrair a cobertura de falhas e analisar a eficiência de metodologias de teste desenvolvidas para CIs complexos. A metodologia proposta visa nortear a inserção de falhas de atraso em pontos específicos do CI. Esses pontos de inserção são resultados do estudo de variações probabilística do processo de fabricação de CIs em larga escala e podem ser utilizados na modelagem de falhas de atraso decorrentes dessas variações. Através da especificação, implementação, validação e avaliação de uma ferramenta de emulação em Field Programmable Gate Array (FPGA), será possível avaliar a robustez de sistemas integrados complexos frente a falhas de atraso, extrair a cobertura de falhas e avaliar a eficiência tanto de metodologias de teste quanto de técnicas de tolerância a falhas.With the evolution of CMOS technology, density and proximity between routing lines of integrated circuits (ICs) have increased substantially in the recent years. Slight variations in the manufacturing process, as the undesired connection between adjacent tracks and variations in threshold voltage due to changes in the lithographic process can cause the IC to behave anomalously. In this context, the development of new test methodologies, which are capable of providing high capacity fault detection in order to identify defects, becomes essential. Specifically when manufacturing ICs using technologies below 65nm, the use of test methodologies that aim at detecting delay faults is crucial, thus the production process does not cause a change in the resulting logic circuit's behaviour, but only a change in the circuit's timing.Thereby, this master thesis proposes the development of a methodology for the injection of delay faults in order to extract the delay fault coverage and to analyse the efficiency of existing methodologies for complex ICs. The proposed approach aims at guiding the insertion of delay faults into specific points of the IC. Such insertion points are results of the probabilistic variation in the manufacturing process of large-scale integrated circuits and can be used in modelling delay faults arising from such variations. Through the specification, implementation, validation and assessment of an emulation tool in the Field-Programmable Gate Array (FPGA) it will be possible to understand the degree of robustness of complex integrated systems against delay faults, extract the fault coverage and evaluate the efficiency of both test methodologies and techniques for fault tolerance