Estudo e desenvolvimento em hardware de códigos corretores de erros

Neste trabalho foram desenvolvidos códigos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens algébricas, empregando como ferramenta uma linguagem de descrição de hardware (VHDL), bem como a implementação de um protótipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codificação aumentam consideravelmente, tanto no aspecto de velocidade de execução, quanto a área ocupada do dispositivo FPGA. O sucesso deste trabalho não está na implementação em FPGA destes codificadores, uma vez que existem no mercado e na academia várias realizações similares, mas no fato de empregar como abordagem de implementação e desenvolvimento dos codificadores a formulação algébrica original, isto é, sem o emprego de algoritmos iterativos usuais (seqüenciais) na implementação do BCH. Não obstante, com os resultados do BCH algébrico propõe-se um novo código para símbolos, que será apresentado como uma nova alternativa ao Reed-Solomon, por superá-lo, tanto em tempo de codificação, como área para ser implementado. Assim, este trabalho prova que, com o avanço dos recursos de prototipação e desenvolvimento de tecnologias VLSI, e com a descrição em hardware do código na sua formulação algébrica original, obtém-se um sistema com impressionante desempenho, resultante da mudança de paradigma, baseado até o momento em processamento seqüencial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo algébrico do código.This work has been developed error correcting codes: the Bose-Chaudhuri- Hocquenghem (BCH) and the Reed-Solomon (RS). Coders BCH had been implemented directly from the algebraic approach, using as tool, a hardware description language (VHDL), as well as the implementation of prototypes using Field Programable Gate Arrays (FPGA). The achieved results had clearly showed that the increasing performance of these code algorithms, either in the aspect of execution speed, and in FPGA device area usage. The achieved success in the code implementation in FPGA was not about the implementation itself, since there are some similar accomplishments in the market and the academy. The main stone is the fact of using the original algebraic formulation, that is, without the job of usual iterative algorithms (sequential) in the implementation of the BCH. With the results of the BCH algebraic a new code for symbols based in the BCH, has been proprosed, that will be presented as a new alternative to the Reed-Solomon, for surpassing it, as much in time as area to be implemented. Thus, this work test that, with the advance of the resources for rapid prototyping of Very Large Scale Integration (VLSI) technologies, and the hardware description of the code using it original algebraic description, results in a system with impressive performance, as consequence of the paradigm changing, based until the moment in polynomial sequential processing, to a new paradigm of hardware parallelism, executing the algebraic model