New digital demodulator with matched filters and curve segmentation techniques for BFSK demodulation: Analytical description

The present article relates in general to digital demodulation of Binary Frequency Shift Keying (BFSK). The objective of the present research is to obtain a new processing method for demodulating BFSK-signals in order to reduce hardware complexity in comparison with other methods reported. The solution proposed here makes use of the matched filter theory and curve segmentation algorithms. This paper describes the integration and configuration of a Sampler Correlator and curve segmentation blocks in order to obtain a digital receiver for a proper demodulation of the received signal. The proposed solution is shown to strongly reduce hardware complexity. In this part a presentation of the proposed solution regarding the analytical expressions is addressed. The paper covers in detail the elements needed for properly configuring the system. In a second part it is presented the implementation of the system for FPGA technology and the simulation results in order to validate the overall performance.El presente artículo está relacionado con la demodulación digital de la señal Binary Frequency Shift Keying (BFSK). El objetivo de la investigación es en la obtención de un nuevo método de procesamiento para demodular señales BFSK, el cual presenta menos comple-jidad en hardware que los reportados hasta la fecha. El sistema propuesto hace uso de la teoría de filtros adaptados y de los algoritmos de segmentación de curvas. El artículo describe la integración y configuración de un bloque de correlador por muestreo con un bloque de segmentación de curvas con el objetivo de obtener un receptor digital para demodular apropiadamente la señal recibida. La solución propuesta reduce considerablemente la complejidad en hardware. En esta parte se expone el sistema abordando de forma analítica las expresiones que lo describen. El artículo aborda en detalle los elementos necesarios para la configuración del sistema. En una segunda parte se muestra la implementación del sistema en FPGA así como los resultados de simulación que validan el desempeño del sistema