High order phase-locked loop design and test for time-mode signal processing applications

This thesis first presents a pole-zero placement algorithm for the systematic design of high-order phase-locked loops (PLL) serving as anti-imaging and anti-aliasing filters for time-mode signal processing applications. A 6th order PLL is designed and fabricated on a printed circuit board and is interfaced to a production mixed-signal tester. The correct filtering operation and large-signal transfer characteristic of the PLL are verified with an all-digital DFT solution. The digital test input is driven by a single clock, which can be programmed directly from an ATE high-speed digital pattern generator. As application of these high-order PLLs, an accurate and low-cost clock delay generation system is presented. With proper compensation and calibration, a delay resolution of 15 ps is achieved over an 8.4 ns range. This technique is shown experimentally to be a viable solution for clock alignment and for measuring jitter at a 50 GHz effective sampling rate.Ce mémoire présente tout d'abord une approche systématique descendante pour la conception de boucles à verrouillage de phase (PLL) ayant un ordre arbitraire et opérant comme filtre anti-image ou anti-repliement pour le traitement de signal dans le domaine temporel. Un PLL de 6e ordre a été conçu et fabriqué sur une carte de circuit imprimé montée sur un tester à signaux-mixtes (ATE). La fonction de filtrage et la caractéristique de transfert de grands-signaux sont vérifiées à l'aide d'une solution de conception pour test (DFT) entièrement numérique. Le signal d'entrée numérique est cadencé par une horloge unique. Par conséquent, le signal de test peut être programmé sans effort à partir de l'instrument numérique à haute-vitesse (HSD) d'un testeur à signaux-mixtes (ATE). De plus, un système précis et économique de génération de délai d'horloge est présenté comme une application du PLL construit. A l'aide de calibration et compensation appropriées, une résolution de délai de l'ordre de 15 ps est réalisée pour un intervalle de 8.4 ns. Cette technique est démontrée expérimentalement comme étant une solution viable pour l'alignement d'horloge et pour mesurer le vacillement d'horloge à un rythme de sous-échantillonnage de 50 GHz