Bounding error detection latency with enhanced execution fingerprinting

Technological trends have pushed for aggressive scaling of transistor size and increase in transistor density. This resulted in a decrease in the critical charge Qc which is the required charge to change the state of the transistor and thus making them more susceptible to soft errors introduced by cosmic rays, packaging radiation and thermal neutrons. Traditional error detection techniques have a common downfall: they cannot guarantee a maximum time or period of error detection after its introduction, which means a latent error can reside within a SCS for millions of cycles without detection. Guaranteeing error detection latency (EDL) is crucial in limited resources SCS as late error detection may lead to wasted computational resources. In this thesis, we propose Enhanced Execution Fingerprinting (EEF), an efficient method of bounding EDL. Execution Fingerprinting (EF) has recently emerged as a resource efficient error detection solution based on n-modular redundancy in mixed-criticality systems. EF compresses processor execution information into fixed-word size fingerprints and error detection is achieved through the comparison of fingerprints of redundant execution. Our work enhances EF through the addition of two novel techniques: State Checkpointing (SC) and Selective State Streaming (SSS). By actively pushing register states into the fingerprinting stream, both enhancement method are able to guarantee error detection latency with limited area overhead. Through accelerated multi-bit fault injection simulation, in this thesis, we evaluate and measure the error detection capabilities of EF-SC and EF-SSS. Our simulation shows that EF-SC and EF-SSS can effectively bound EDL to a pre-determined fixed set period, reduce error hamming distance and also decrease the rate of control flow error while only introducing around 1% of data overhead to traditional EF.À cause de la décroissance de la taille des transistors et de la conséquente augmentation de la densité des transistors et de leur réduction en charge cruciale, les systèmes critiques à la sécurité (SCS) sont devenus plus vulnérables contre les erreurs introduites par des ions cosmiques, radiations de l'encapsulation, et des neutrons thermiques. Ces erreurs sont appelées erreurs doux et peuvent causer la défaillance immédiate ou retardée de tout le système. Traditionnellement, ce genre d'erreurs a été adressé par l'utilisation de composant endurci contre les radiations, de redondance d'information (tel que code de détection d'erreurs (EDC) et code correcteur d'erreurs (ECC)), et de redondance d'exécution (tel qu'exécution à phase verrouillée à double redondance modulaire (LS-DMR) ou triple redondance modulaire avec électeur). Toutefois, ces techniques ont tous un même problème : ils ne peuvent pas garantir un temps maximum ou période d'exécution maximale pour le temps de détection de l'erreur après avoir été introduit, ce qui mène à une erreur latente peut demeurer dans un SCS pour des millions de cycles d'exécution sans être détecté. Garantir la latence de détection d'erreurs (EDL) est capitale pour les SCS à ressource limité car une détection retardée peut causer un gaspillage de ressources attribuées pour la calculation. Dans cette thèse, nous proposons Enhanced Execution Fingerprinting (EEF) (capture d'empreinte digitale d'exécution améliorée), une méthode efficace pour limiter EDL. La capture d'empreinte digitale d'exécution (EF) a récemment émergé en tant qu'une solution d'utilisation de ressource efficace de détection d'erreurs basées sur la n-redondance modulaire pour les systèmes à multiple criticité. EF compresse l'information d'exécution du processeur dans un mot à taille fixe nommée fingerprint et la détection d'erreurs est faite par la comparaison de fingerprint générée par une exécution redondante. Ce travail renforce EF par l'addition de deux techniques originales : State Checkpoingting (SC) et Selective State Streaming (SSS). En poussant activement l'état des registres vers le circuit de d'empreinte digitale, les méthodes proposées peuvent tous les deux garantir la latence des erreurs détectées avec un surcoût en surface limité. Avec une simulation d'injection de fautes à multi-bits, dans cette thèse, on évalue et mesure la capabilité de détection d'erreurs d'EF-SC et EF-SSS. Nos simulations montrent que EF-SC et EF-SSS peuvent limiter EDL à une période fixe prédéterminé, réduit la distance hamming des erreurs et aussi réduit le taux d'erreur affectant le flux de contrôle tout en seulement introduisant un taux de surcoût d'information additionnelle de 1% comparé à EF traditionnelle