Frequent Opcode Encoding for Low Power Instruction Cache

在本論文中，我們將提出一個低功率的指令快取記憶體（Low Power Instruction Cache）。利用指令快取記憶體的「熱指令」現象，也就是有某些指令會經常出現的現象，我們挑選3道佔了整個程式平均約60％的熱指令重新編碼來儲存，並切斷原本快取記憶體相對應的欄位之供應電源，以降低靜態與動態之功率消耗。本電路使用台積電 0.18 μm 1P6M 製程來設計並完成驗證，整個快取記憶體大小為32 行 × 128 列。經由實驗模擬，快取記憶體內約有40％～65％存放的是熱指令；另外，對於我們所提出的快取記憶體 ，其在讀取熱指令時約可節省14％的動態功率消耗；其在熱指令佔55％時約可節省11％靜態功率消耗。In this paper we introduce a low-power instruction cache memories (I-Cache), which exploits the prevalence of “hot instruction” stored in the I-Cache. In order to reduce static and dynamic power, we also take advantage of the hot instruction to cut off supply voltage of opcode field. Simulation results show that we can reduce dynamic power by around 14% while reading hot instruction and reduce static power by around 11% when hot instruction accounts for 55%.摘 要 i Abstract ii 表目錄 iv 圖目錄 v 一、 簡介 1 二、 快取記憶體（Cache） 4 2.1 快取記憶體之電路架構 5 2.2 快取記憶體的功率消耗 7 2.3 熱指令現象 9 三、 常用運算碼編碼之低功率指令快取記憶體 15 3.1 常用運算碼編碼之低功率指令快取記憶體運作流程 15 3.2 常用運算碼編碼之低功率指令快取記憶體架構 18 四、 晶片製作 27 4.1 晶片設計流程 27 4.2 實體佈局 29 五、 實驗結果 34 5.1 在快取記憶體中的指令統計 34 5.2 動態功率消耗之比較 39 5.3 靜態功率消耗之比較 40 六、 結論與未來展望 41 七、 參考文獻 4