Local Oscillation Signal Source Generation Circuit Design

本論文以實現本地振盪信號源產生電路設計為主要出發點，探究相關電路設計上的問題並實際製作出電路。我們使用的是TSMC 0.18μm 1P6M RFCMOS 1.8V供應電壓製程，設計出四個不同的電路：包括了壓控振盪器及除頻器。故整體將以這些電路為主要架構，分成四個主要章節來講述其電路原理、模擬結果和部份成功下線晶片最後的量測結果。 第二章的內容主要在設計一個LC共振腔結合背閘極耦合之電流再利用式互補式交叉耦合對正交四相位壓控振盪器。電路設計概念上主要利用兩個技巧：第一是利用電流再使用，以使功率消耗變小；第二個則是背閘極耦合，它會使電路的Phase noise變好，也有進一步降低功耗的作用。所設計出的電路，模擬結果可調頻寬範圍在3.6GHz到4.4GHz間，中心頻率4GHz處的相位雜訊模擬值可達-120dBc/Hz@1MHz frequency offset。 第三章的內容則在設計一個注入鎖定式四相位除三電路，主要為因應國科會計畫所需而做的研究。我們完成了一個3.6GHz～3.9GHz的除三電路，其架構中使用了注入鎖定除二電路，再使用回授技巧與輸入訊號在mixer混頻，並將混頻輸出電流注入前述除二電路來完成此架構。此電路成功在國家晶片中心下線，量測到功率消耗為21.6mW，量測顯示除三範圍在3.51GHz～3.79GHz，相位雜訊都優於-124.41dBz/Hz@1MHz frequency offset。 第四章的設計則為整合壓控振盪器與除三電路：其中壓控振盪器是採用NMOS對和PMOS對之LC tank壓控振盪器，由於上升時間和下降時間對稱，可減少1/f 雜訊，設計出之可調振盪頻率在6GHz～7.5GHz；除頻器則是採用第三章之電路架構並進行修改，使這除頻器的消耗功率更低，約2.934mA。利用這兩個電路來整合，並成功在國家晶片中心下線，此電路已進行量測並觀察其效能如何，也發現若干待改進處。 第五章的設計則為寬頻注入鎖定的差動考畢子除頻器，是採用考畢子震盪器和電壓注入方式設計而成的除二電路，並和電流注入是比較其優缺點。達成之電路的注入鎖定範圍是8.53GHz～11.88GHz；量測上輸入和輸出都採打磅線方式，並採用FR4板量測，並觀察其效能如何。In this thesis, we study a new architecture to realize the local oscillation signal source generation, including related circuits design, chip tape-out, measurement and trouble shooting. We have designed four different circuits using the TSMC 0.18μm 1P6M RFCMOS 1.8V process, including the voltage control oscillators and the frequency dividers. The contents of this thesis can be divided into four main chapters as described following, including circuit design concept, simulation results, and final measurement of some chips for every circuit. In Chapter 2, a LC tank based back-gate coupling current-reused complementary cross-coupled quadrature voltage control oscillator is presented. It uses two important techniques: first, the current-reused architecture is adopted to decrease the power consumption; and second, the back-gate coupling technique makes the phase noise of circuit better and can further decrease the power consumption. The simulation results show that the tuning range is 3.6GHz~4.4GHz, and the phase noise is -120dBc/Hz@1MHz frequency offset when the oscillator is operated at center frequency, 4GHz. In Chapter 3, we design a new type of divide-by-3 injection-locked frequency divider with quadrature outputs, which is one part of our project supported by the National Science Council. A 3.6GHz~3.9GHz divide-by-3 frequency divider is presented, in which, we use divide-by-2 injection-locked frequency dividers and use feedback technique to mix with the input signal to generate the division ratio. This chip is successfully taped out through the National Chip Implementation Center and the DC power consumption of it is 21.6mW. The operation frequency of this divide-by-3 frequency divider ranges from 3.51GHz to 3.79GHz. The phase noise is lower than -124.41dBz/Hz @1MHz frequency offset. In Chapter 4, the integration of the voltage control oscillator and the divide-by-3 frequency divider is demonstrated. In our design, the voltage control oscillator uses NMOS pairs and PMOS pairs to form a LC tank based VCO. Because the rising time and the falling time of the output waveform is designed to be symmetrical, it can reduce the 1/f noise. The tuning range is between 6GHz~7.5GHz. The frequency divider adopts the similar design as that presented in Chapter 3, and it is revised to be with lower power consumption, that is, about 2.934mW. By integrating these two circuits, a LO generation circuit is taped out through the National Chip Implementation Center and the measurement is also performed to observe its performance. Some problems are investigated for future improvement of this design. The design presented in Chapter 5 is a wide locking range differential Colpitts injection-locked frequency divider. It uses Colpitts oscillator as the basic structure and adopt voltage-injection to form a divide-by-2 frequency divider, and we also compare its performance with that by current-injection. The locking range of the resulting circuit is between 8.53GHz~11.88GHz. The measurements are performed on the FR4 PCB with bounded wires for both inputs and outputs, and observe the resultant performances.目錄 摘要(中文) - - - - - - - - - - - - - - - - - - - - - - - -I 摘要(英文) - - - - - - - - - - - - - - - - - - - - - - - II 目錄 - - - - - - - - - - - - - - - - - - - - - - - - - - IV 第一章 導論 1 1.1 研究動機 1 1.2 文獻回顧 2 1.3 論文架構 2 第二章 LC共振腔背閘極之電流再利用的互補式交叉耦合對QVCO 4 2.1 射頻通訊系統介紹 4 2.2振盪器基本原理 5 2.3判斷振盪器的效能參數 5 2.3.1 相位雜訊 (Phase noise) 與品質因素 (Q factor) 7 2.4 壓控振盪器的種類 12 2.4.1 電感、電容諧振振盪器 13 2.4.1.1 負電阻 14 2.4.1.2 可變電容 15 2.4.1.3 平面電感 17 2.4.2 環型振盪器 18 2.5 正交訊號及其應用介紹 18 2.6產生正交訊號的方法 21 2.6.1 RC-CR電路 21 2.6.2 多相位濾波器(polyphase filter) 22 2.6.3 Haven 技術 22 2.6.4 除頻電路 23 2.6.5 QVCO 24 2.7 電流再使用(Current-Reuse) 技術 26 2.8 背閘極(back gate)技術 27 2.9 電路實現 30 2.10 電路模擬 32 2.11 正交訊號量測 34 第三章 電流注入鎖定除三電路 38 3.1 前言 38 3.2 混波器 39 3.2.1 主動和被動混波器 40 3.2.2主動式混波器的種類 41 3.3除頻器的種類 43 3.4 注入鎖定介紹 44 3.5 注入鎖定原理 44 3.6 注入鎖定振盪器的模型 49 3.7 注入鎖定的相位雜訊 50 3.8 電路實現 51 3.9 電路模擬 55 3.10量測介紹與結果 59 3.11 量測討論與檢討 67 第四章 設計壓控振盪器當來源注入除三電路 68 4.1 前言 68 4.2 窄頻電感電容壓控振盪器 68 4.3 電路實現 70 4.4 電路模擬 73 4.5量測介紹與結果 76 4.6量測討論與檢討 79 第五章 寬頻注入鎖定的差動考畢子除頻器 80 5.1 前言 80 5.2回授形態LC諧振振盪器 80 5.3 單端考畢子分析 83 5.4 各種壓控振控器的比較 87 5.5基本注入鎖定方式改良簡介 87 5.6 直接注入式除頻器介紹 89 5.7電路實現 91 5.8電路模擬 93 5.9 量測介紹 96 5.10量測討論與檢討 101 第六章 結論與未來目標 102 參考資料 103 表目錄 表2- 1 跟各篇paper去比較 34 表3- 1 各種型式的混波器 43 表3- 2 除三電路的模擬和量測比較表 67 表5- 1 壓控振盪器的架構比較 87 表5- 2 模擬和量測比較表 101 圖目錄 圖1- 1 室內和室外發射功率的準位 1 圖2- 1 RF無線二次降頻收發系統架構 4 圖2- 2 線性正回授系統 5 圖2- 3 定義VCO的gain 6 圖2- 4 相位雜訊的功率頻譜密度圖 9 圖2- 5 理想RLC振盪器模型 9 圖2- 6 Lesson模型相位雜訊 11 圖2- 7 定義開迴路相位曲線的Q值 12 圖2- 8 LC_tank 基本振盪器架構 14 圖2- 9 NMOS交叉耦合對 14 圖2- 10負電阻小訊號模型 15 圖2- 11 pn接面可變電容 15 圖2- 12 標準型電晶體可變電容 16 圖2- 13 反轉型電晶體可變電容 16 圖2- 14 累積型電晶體可變電容 17 圖2- 15 TSMC所提供的三種電感 17 圖2- 16 單端式輸出環型振盪器 18 圖2- 17 雙端式輸出環型振盪器 18 圖2- 18 (a) Hartley架構，(b) weaver架構 20 圖2- 19 weaver架構各節點的頻譜分析 21 圖2- 20 RC-CR 濾波器 21 圖2- 21 (a)多相位濾波器(b)多級多相位濾波器 22 圖2- 22 Haven 正交訊號產生器電路 23 圖2- 23 除二電路當作四相位正交訊號產生器 23 圖2- 24 四相位輸出波形 24 圖2- 25 QVCO示意圖 24 圖2- 26 簡單型LC P-VCO 24 圖2- 27 等效半電路 25 圖2- 28 QVCO方塊圖 26 圖2- 29 (a)傳統的VCO(b)為使用current reuse技術的VCO 26 圖2- 30 RS=0 時，使用current reuse的VCO 27 圖2- 31 (a) =0輸出波形(b) 輸出波形 27 圖2- 32 P-QVCO實際電路圖 28 圖2- 33 (a)傳統P-QVCO與(b)背閘極QVCO比較 28-29 圖2- 34 (a)傳統P-QVCO與(b)背閘極QVCO之耦合處小訊號模型 29- 30 圖2- 35 共振腔背閘極之電流再利用的互補式交叉耦合對QVCO 31 圖2- 36 open drain圖 32 圖2- 37 電路layout 32 圖2- 38 四相位輸出波形 33 圖2- 39 為QVCO的可調範圍 33 圖2- 40 (a)為中心頻率4GHz頻譜圖(b)為4GHz的phase noise 模擬 結果 34 圖2- 41 量測正交訊號誤差示意圖 35 圖2- 42 量SBR電路圖 37 圖3- 1 頻率再生式除頻器 38 圖3- 2 被動式混波 40 圖3- 3 主動式混波器 41 圖3- 4 (a)單平衡式混頻器(b)單平衡式混頻器 41 圖3- 5 (a)概念上振盪器(b)頻率位移由於附加的相位(c)開迴路振盪器特性行(d)注入訊號引起頻率位移 45 圖3- 6 注入電流與輸出電流的相位關係 46 圖3- 7 注入鎖定的不同相位移 49 圖3- 8 Adler 發表的注入鎖定振盪器模型 49 圖3- 9 兩種ILO的輸出雜訊轉移曲線 50 圖3- 10 發表於ISSCC2006之注入鎖定式除三電路圖 51 圖3- 11 本章除三電路架構圖(一) 52 圖3- 12 差動式注入鎖定式除二電路圖 52 圖3- 13 頻率再生式除二電路 53 圖3- 14 注入鎖定除三說明圖 53 圖3- 15 注入鎖定除三電路圖 54 圖3- 16 除三電路的layout圖 55 圖3- 17 晶片攝影圖 55 圖3- 18 電路暫態模擬結果：(a) 鎖定之波形，(b) 未鎖定之波形 56 圖3- 19 (a)輸出波形(b) 輸出/輸入的波形 (c) 輸出頻譜分佈 57-58 圖3- 20 注入3.75G鎖定時的相位雜訊 58 圖3- 21 Free-running頻率及鎖定範圍vs.Vtune 59 圖3- 22 sensitivity curve 59 圖3- 23 除三電路量測示意圖 60 圖3- 24 PC實作圖 60 圖3- 25 PCB完成圖 61 圖3- 26 (a)網路分析儀(b)取出資料載入在ADS軟體上 61- 62 圖3- 27 (a)Vtune=0.6V的自振頻譜分佈 (b)自振時的相位雜(c)Vtune=0.6V時，注入3.75GHz頻譜分佈 (d)注入後的相位雜訊 64 圖3- 28 (a)高頻示波器 (b) 有鎖定的圖型 (c)沒鎖定的圖型 64- 65 圖3- 29 模擬和所量測的鎖定範圍 66 圖3- 30 模擬和量測Sensitivity curve 66 圖4- 1 本地訊號產生架構 68 圖4- 2 (a)NMOS交叉耦合對VCO；(b)PMOS交叉耦合對VCO 69 圖4- 3 互補式交叉耦合對VCO 69 圖4- 4 (a)除三電路(b)為壓控振盪器電路及可調振幅放大器 70、 72 圖4- 5 VCO加除三電路的layout圖 72 圖4- 6 晶片攝影圖 73 圖4- 7 電路暫態模擬結果：(a) 鎖定之波形，(b) 未鎖定之波形 73-74 圖4- 8 (a)輸出波形，(b)輸出/輸入的波形 (c)輸出/輸入頻譜分佈 74-75 圖4- 9 divider輸出端的Phase noise 75 圖4- 10 本章電路量測示意圖 76 圖4- 11 點測平台 76 圖4- 12 PC實作圖 77 圖4- 13 PCB完成圖 77 圖4- 14 (a)當VCO振盪在8.09G時(b)當7.791GHz有量測時比較好的相位雜訊(c)VCO的可調範圍 78 圖5- 1 (a)直接回授至射極；(b)回授路上加上阻抗轉換器；(c)利 用變壓器當阻抗轉換器 81 圖5- 2 (a)colpitts (b)hartley LC振盪器 82 圖5- 3 (a)、(b)和(c)為計算colpitts LC振盪器負電阻的示意圖 (d)、(e)和(f)為計算hartley LC振盪器負電阻的示意圖 83 圖5- 4 (a) LC 振盪器架構(b) 加上C2 耦合電容 83 圖5- 5 (a) 加入輸入電流以計算閉回路增益(b)以電壓計算閉回路 增益 84 圖5- 6 單端Colpitts 振盪器 85 圖5- 7 為輸入刺激信號等效電路 85 圖5- 8 (a)傳統注入式除頻器 (b)改良型注入式除頻器(c)直接注入 式除頻器 89 圖5- 9 為直接注入鎖定除頻器的小訊號等效電路 90 圖5- 10 除頻器的交流輸入訊號和交流輸出訊號之關係 90 圖5- 11 (a)為single-ended PMOS為組成的考畢子振盪器(b)為等效 小訊號 91 圖5- 12 本章所設計的考畢子ILFD 92 圖5- 13 為考畢子ILFD的layout圖 92 圖5- 14 晶片攝影圖 92 圖5- 15 電路暫態模擬結果：(a)，(b)鎖定之波形，(c) 未鎖定之 波形 93 圖5- 16 (a)輸出波形，(b)輸出/輸入的波形 (c)輸出/輸入頻譜分 佈 94 圖5- 17 divider Free-running頻率及鎖定範圍vs. Vtune 95 圖5- 18 Sensitivity Curve 95 圖5- 19 Divider輸出端的Phase noise 96 圖5- 20 除二電路量測示意圖 96 圖5- 21 PCB完成圖 97 圖5- 22 Vtune=0.6V 時(a)輸出頻譜分佈(b)相位雜訊 97- 98 圖5- 23 注入10.23GHz(a)輸出頻譜分佈 (b)輸出的相位雜訊 98- 99 圖5- 24 除二funtion work 99 圖5- 25 Free-running頻率及鎖定範圍vs.Vtune 100 圖5- 26 Sensitivity curve 10