Méthodologie de partitionnement applicable aux systèmes sur puce à base de FPGA, pour l'implantation en reconfiguration dynamique d'algorithmes flot de données

La reconfiguration dynamique des FPGAs consiste à exécuter successivement une séquence d'algorithmes sur le même circuit. Dans cette thèse, nous proposons une méthode de partitionnement temporel d'un algorithme permettant de minimiser la surface logique d'un FPGA par exploitation de la reconfiguration dynamique. Cette approche permet d'accroître l'efficacité du FPGA tout en permettant de satisfaire une contrainte de temps. La méthode repose, sur une estimation du nombre d'étapes de reconfiguration possible à partir des tailles et des vitesses de traitement des opérateurs en fonction du FPGA cible. Ensuite, nous déduisons le partitionnement de l'algorithme en implantant chaque étape trouvée dans l'analyse précédente. Cette approche peut être ajustée de manière heuristique afin d'affiner le nombre de partitions de façon plus précise. Nous illustrons la validité de l'approche en l'appliquant à des algorithmes de traitement d'images. Nous concluons sur des perspectives de cette approche.The Run-Time Reconfiguration of FPGAs consist in the successive execution of a sequence of algorithms on the same device. In this thesis, we discuss the partitioning problem for dynamic reprogramability. We propose a method for the determination of the step numbers for a Run-Time-Reconfiguration implementation of a given time-constrained algorithm. This permits to enhance the silicon efficiency by reducing the reconfigurable array's area. Our method consist, by taking into account the used technology, in evaluating the algorithm area and operators execution time from data flow graph. This evaluation helps us to find a final partitioning. This method can be made in a heuristic way to adapt more precisely the partitioning. To validate our methodology, we have applied our approach on real time image processing algorithms. The performances like processing time and resources usage rate of the FPGA are described. Finally we conclude with suggestions for further work.NANCY1-SCD Sciences & Techniques (545782101) / SudocSudocFranceF