Intégration et caractérisation des performances de l'isolation par cavités des interconnexions en cuivre pour les technologies CMOS sub 90 nm

La transmission du signal dans les interconnexions devient un élément critique des circuits intégrés en raison de l'augmentation de la densité des composants et de leur fréquence de fonctionnement. En effet, le délai de propagation des signaux et le couplage diaphonique entre lignes voisines dictent les performances et sont susceptibles de générer des erreurs de fonctionnement. Pour répondre à ces limitations, les interconnexions en cuivre doivent être isolées par des diélectriques à constante diélectrique faible, dits "low k", qui remplacent l'oxyde de silicium, dont la permittivité relative est égale à 4,2. Dans cette étude, nous développons une nouvelle approche qui consiste à intégrer un isolant clazsique, typiquement l'oxyde de silicium, dont le procédé de dépôt PECVD non-conforme crée des cavités d'isolation entre les lignes d'espacements les plus réduits. L'avantage majeur de la technique est l'obtention d'une isolation équivalente à celle d'un diélectrique de permittivité relative inférieur à 2 grâce à l'introduction partielle du vide dans la structure. La faisabilité de cette approche réside dans l'intégration sélective et locale des cavités ainsi que sur le contrôle du procédé de dépôt quelles que soinet les dimensions des motifs du circuit. Pour cela, un niveau de lithographie spécifique a été utilisé ; il définit les zones de placement des cavités en respectant les règles de dessin définies. L'intégration est menée dans une architecture d'interconnexion en cuivre damscène à plusieurs niveaux de métallisation afin de valider le fonctionnement électrique des interconnexions ainsi que de tester leur fiabilité. Pour caractériser les performances de cette technique d'isolation, les capacités de couplages entre lignes sont simulées et mesurées afin d'extraire une permittivité équivalente. La caractérisation se poursuit par l'étude de la propagation du signal dans des lignes de transmission isolées et couplées dans le domaine des hautes fréquences, jusqu'à 40 GHz. L'isolation locale des lignes voisines par la cavité impacte significativement la réduction du couplage par rapport à l'utilisation des diélectriques homogènes. Ces résultats démontrent le potentiel de cette technique pour atteindre les performances requises pour les technologies CMOS inférieures à 90 nm.Signal transmission along interconnects become critical in integrated circuits due to the increase of components density and clock frequency. Indeed, signal propagation time and crosstalk between adjacent lines are drivung performances and may generate logical faults. To overcome these limitations, copper interconnects have to be isolated by low permittivity dielectrics, known as "low k", instead of silicon oxide which relative dielectric constant is 4,2. In this study, we have developed a new approach where conventional dielectrics, for instance silicon oxide, continue to be integrated. But in this case, the non-conformal PECVD deposition process is taken into advantage to create cavities where they are really needed ie : between lines which are the most close. The major goal of the technique is to obtain an equivalent dielectric insulation with a permittivity below 2 by creating cavities between metal lines. This method is feasible if a selective and local integration of cavities is applied, making the deposition process uniform whatever dimensions of the circuit are. For that, a specific lithographiy mask is used, it defines placement of cavities in respect with design rules preliminary defined. The integration is carried out in a copper damascene architecture with several levels in order to check electrical parameters and reliability of interconnects. To characterize performances of a such insulation technique, coupling capacitances between lines are simulated and measured in order to extract an equivalent permittivity. Characterization continues by the study of signal propagation in isolated and coupled transmission lines in frequency domain up to 40 GHz. Insulation by cavity impacts significantly the reduction of crosstalk and crosstalk induced delay in comparison with homogeneous dielectrics. These results demonstrate the great potential of the technique to achieve required performances for sub 90 nm CMOS technologies.CHAMBERY -BU Bourget (730512101) / SudocSudocFranceF