Développement de méthodes de modélisation et de caractérisation hyperfréquences des réseaux d interconnexions de circuits intégrés sub-CMOS 65 nm

L'intégration toujours plus poussée, alliée a l'augmentation des fréquences d'horloges, les réseaux d'interconnexions contribuent aujourd'hui a plus de 50% des temps de fonctionnement des circuits numériques. La prédiction rigoureuse des temps de retard et des amplitudes des signaux nécessite une analyse sur un large spectre (DC-400Hz). La caractérisation des interconnexions on-chip isolées ainsi que les vias nous a permis d' établir et de valider des modèles pour prédire les performances électriques pour les générations futures. 'Une méthode expérimentale de caractérisation originale d'interconnexions couplées nous a permis d'étudier les phénomènes de diaphonie. Enfin la caractérisation et la modélisation de l'impact des dummies sur les performances des interconnexions a été grandement développée. Une procédure d'analyse dans Ie domaine temporel nous permet ensuite de quantifier l'impact des architectures du réseau d'interconnexions et des matériaux sur les performances électriques de ces interconnexions en termes de retards et de couplages inter et intra-niveaux. Ainsi, nous avons pu analyser et déterminer l'impact des nouvelles filières technologiques (CMOS 65nm a CMOS 32 nm) sur les performances électriques des interconnexions, en particulier les technologies les plus avancées tel que les intégrations de diélectriques très faibles permittivités (ultra-low-k), ou des architectures air-gap et les barrières auto-positionnées. En vue de l'amélioration des performances des réseaux d'interconnexions nous offrons aux technologues et aux designers de circuit des outils d'expertise. Les travaux présentés ont été réalisés en collaboration avec STMicroelectronicsAs electronics integrated circuits become larger and more complex, with clock frequency increase, interconnects become the most significant factor affecting performances. Now, signals propagated in integrated circuit's interconnects are spreading from DC to microwave domain (40GHz). We present a complete procedure to characterize and simulate or predict performances of integrated interconnects network of future circuits (CMOS 65 nm to CMOS 32 nm). An original 'procedure allows to study: effects of crosstalk on coupled interconnects, effects of vias and "dummies". Electrical RLCG parameters coming from modeling are compared and validated from measurements in frequency domain. Upon these results, time responses and electrical performances of interconnects with any quasi-linear drivers at their ends can be predicted. Impact of new materials (ultra-low-k dielectrics, self aligned barriers...) and news designs (as air-gap, dummies placements) on electrical performances of single or coupled interconnects (inter or intra-levels) can be investigated and predicted for future generations of high-speed circuits (up to CMOS 32 nm). Designers and process engineers can directly use different tools developed. This work was supported in part by STMicroelectronicsCHAMBERY -BU Bourget (730512101) / SudocSudocFranceF