Contributions à l'analyse du comportement temporel de la hiérarchie mémoire pour l'estimation du pire temps d'exécution

Les défaillances des logiciels dans les systèmes temps réel strict peuvent avoir des conséquences graves (pertes économiques, mise en danger de la vie humaine). La vérification des contraintes temporelles d'un système temps réel strict dépend de la connaissance du pire temps d'exécution des tâches a priori. Cependant, déterminer le pire temps d'exécution d'une tâche seule n'est pas trivial sur lesarchitectures des processeurs actuels. L'utilisation de mécanismes matériels complexes a un grand impact sur la prévisibilité des performances. Ce document se focalise sur les problèmes de l'analyse temporelle des accès mémoire vers les données des programmes qui s'exécutent sur une architecture munie d'une hiérarchie mémoire (mémoire cache ou mémoire sur-puce, nommée communément mémoire scratchpad). Plusieurs approches sont proposées pour la prévisibilité et l'amélioration du pire temps d'exécution des tâches qui s'exécutent sur une architecture munie d'une hiérarchie mémoire.Software failures in hard real-time systems can have serious consequences (economic risks, human life losses). The verification of timing constraints of a real-time system depends on the safe estimation of the worst-case execution time (WCET) of tasks. However, the estimation of the individual task's worst-case execution time is not trivial. The uses of complex mechanisms in computer architectures have a significant impact on the execution time predictability. This document focuses on the problems of timing analysis of data memory accessesfor computer architecture with a memory hierarchy (a scratchpad memory or a cache memory). We propose approaches to improve the worst-case execution time of the tasks and to tackle the lack of predictability of the memory hierarchy.RENNES1-BU Sciences Philo (352382102) / SudocRENNES-INRIA Rennes Irisa (352382340) / SudocSudocFranceF