Méthodologie de modélisation et de caractérisation de l immunité des cartes électroniques vis-à-vis des décharges électrostatiques (ESD)

Grâce à l'augmentation continue des performances des circuits intégrés, l'électronique s'est largement développée dans la plupart des secteurs d'activité et tout particulièrement dans les systèmes embarqués. Ces systèmes doivent répondre à des contraintes de fiabilité sévères pour résister à des agressions issues de phénomènes transitoires variés, comme les décharges électrostatiques (ESD). À l heure actuelle, l impact de ces agressions sur le taux de retours clients des circuits intégrés est de 40 à 50 %. Pour améliorer l'immunité du système, et réduire ainsi les coûts de production et de suivi des produits, il devient nécessaire de prendre en compte ces perturbations dès la conception et d avoir une approche globale de protection. Dans le cadre de ces travaux de thèse, nous avons développé une méthodologie de simulation, des modèles et les techniques de caractérisation associées afin d évaluer l impact d un stress ESD en tous points d une carte électronique en fonction des caractéristiques de chaque composant et du placement/routage. L approche de modèlisation choisie s appuie sur les outils informatiques de conception fonctionnelle des circuits et cartes et utilise le langage VHDL-AMS dont la certification IEEE en fait un standard industriel. Pour la caractérisation, l originalité concerne l utilisation d un banc de test en impulsions de type Very Fast-TLP, couplé à différentes méthodes d injection, qui permet à la fois, l extraction des paramètres pour les modèles et d observer la réponse du circuit intégré agressé sur la carte. Le résultat majeur de cette étude est la possibilité de simuler la réponse d une carte électronique à une agression ESD (ex : ESD de type IEC) depuis son impact jusqu au niveau de toute entrée/sortie des composants de la carte. L approche est validée sur un circuit test simple mais aussi sur une application plus complexe à base d un microcontrôleur. Elle permet de s assurer que chaque composant est adéquat en termes de robustesse et de détecter des couplages indésirés.Thanks to the continuous increase of the integrated circuits performance, electronics has greatly expanded in most sectors and particularly in embedded systems. These systems must meet the strong reliability constraints to withstand stresses from transient events as varied as electrostatic discharge (ESD). At present, the impact of these stresses on the return customers rate of integrated circuits is 40 to 50%. To improve the immunity system, and thus reduce production costs and tracking system, it becomes necessary to take into account these disturbances as soon as the conception and to have a comprehensive protection approach. Within these works of thesis, we have developed a simulation methodology, models and characterization techniques associated in order to estimate the impact of an ESD stress at all points of an electronic board depending on the characteristics of each component and placement / routing. The approach of modeling chosen is based on the functional circuit tools design of circuits and boards, and uses VHDL-AMS which the IEEE certification makes it an industry standard. For the characterization, the originality concerns the using of a pulsing test bench like Very Fast-TLP, coupled with various injection methods, which allows both the parameters extraction for the models and to observe the IC stressed response on the board. The major result of this study is the ability to simulate the electronic board response to an ESD stress (eg IEC ESD stress) since its impact to any input / output components pins of the board. The approach is validated through a simple circuit test, but also on a more complex application based on a microcontroller. It enables to ensure that each component is adequate in terms of robustness and to detect unwanted couplingsINIST-CNRS (INIST), under shelf-number: RP 17272 / SudocSudocFranceF