Etude, réalisation et caractérisation du transistor à ionisation par impact (I-MOS)

Le transistor à ionisation par impact (I-MOS) est une nouvelle architecture présentant l'avantage de s'affranchir de la barrière des 60mV/dec à température ambiante, qui limite la pente sous le seuil de l'architecture MOSFET classique. Le I-MOS se présente comme une diode PiN dont la zone intrinsèque est partiellement recouverte par une grille. L'objectif de cette thèse est d'évaluer les performances du I-MOS comme candidat potentiel à l'après CMOS , à la fois du point de vue du dispositif unitaire et dans un environnement circuit. Nous avons étudié le dispositif par le biais de simulations TCAD, afin de comprendre le dispositif et d'analyser la physique mise en jeu dans ce transistor. Nous avons fabriqué nos dispositifs sur substrats SOI, Si1-xGexOI et GeOI et proposé un procédé innovant de réalisation du I-MOS. Les dispositifs réalisés ont été testés électriquement afin de vérifier les propriétés fondamentales du I-MOS (2mV/dec mesurés...) et de comparer les performances du I-MOS avec celles des MOSFET co-intégrés. Le fonctionnement des I-MOS en mode tunnel bande à bande a aussi été observé. Nous avons également développé un modèle analytique pour le I-MOS qui décrit correctement le fonctionnement électrique du dispositif. Ce modèle a ensuite été intégré dans un environnement SPICE pour réaliser des simulations de circuits à base de I-MOS.The impact ionization transistor (I-MOS) is a new architecture enabling subthreshold slope smaller than 60mV/dec at room temperature, which is the intrinsic limit of the MOSFET architecture. The I-MOS is composed of a PiN diode, whose intrinsic area is partially covered by a gate. The target of this thesis is the performance evaluation of this new transistor from the single device to the circuit, as a potential post CMOS candidate. This device has been studied by the mean of TCAD simulations in order to investigate the I-MOS operation and to understand the underlying physics. Our I-MOS devices have been fabricated on SOI, Si1-xGexOI and GeOI substrates. Furthermore, we have proposed an innovative fabrication process for the I-MOS architecture. The fabricated I-MOS have been tested in order to verify the basic proprieties of the device and their performance has been compared to the co-integrated MOSFET. The band to band tunnelling operation mode as also been observed. We have developed an analytical model for the I-MOS, which shows good results. This model has been integrated in a SPICE simulator and I-MOS based circuit simulations have been carried out.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF