Technique de BIST pour synthétiseurs de fréquence RF

Le coût et le temps de test élevés des testeurs RF poussent à l optimisation de test pour les circuits analogiques-mixtes RF. Jusqu'à présent, le test des circuits RF était effectué par la validation des spécifications fonctionnelles du circuit. Cependant, à cause des contraintes imposées par les fréquences en jeu de plus en plus élevées et par des temps de test les plus réduits possible, la mesure de certaines spécifications fonctionnelles, même sur testeurs dédiés, n est plus faisable. Il est ainsi nécessaire de développer de nouvelles méthodes de test permettant de répondre à ces besoins. Cette thèse a pour objectif le développement d un bouquet des circuits de test sur puce de type BIST le plus général possible pour les circuits RF afin de supporter l étape de conception et d optimiser le test de production. Le développement de la stratégie de validation d un circuit de BIST se base sur les points suivants : choix des mesures de test avec simulation du circuit sous test ; modélisation des mesures de test et de spécifications du circuit sous test a travers simulations Monte-Carlo ; génération d une population statistiquement plus représentative a travers la théorie des Copules ; génération d une liste de fautes qui peuvent se produire dans le circuits sous test ; simulations d injection de fautes ; analyse des métriques de test telles que le taux de couverture, le defect level et le yield loss. Ces travaux ont été menés sur un cas d étude industriel de type PLL conçu à STMicroelectronics.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF