Design and optimization of reconfigurable architectures (the FPGA family)

La question du choix d implémentations FPGA ou ASIC se pose dès les premiers stades de conception des circuits intégrés. De telles décisions sont basées sur les différences en termes de performances, consommation électrique et du coût lié à la surface de silicium et au volume de production.Un FPGA est 3 à 4 fois plus lent et consomme environ 12 fois plus qu un ASIC. Cet écart est dû au réseau d interconnexion programmable qui représente le facteur dominant du FPGA en terme de surface (90%) et en terme de consommation électrique (65%). Les circuits FPGAs doivent fournir un bon compromis entre flexibilité, performances et coût pour rester dans la course du marché des semi-conducteurs. Ces facteurs sont fortement liées à la qualité de l architecture du FPGA, la qualité des outils de CAO et la qualité de la conception physique. L objet de cette thèse est d explorer les méthodes et les techniques pour trouver le meilleur compromis. La première partie traite la conception automatisée de cicuits reconfigurables spécifiques à un domaine d application. Nous essayons de baisser les coûts de conception en automatisant le processus de développement des dessins des masques. Le générateur développé est indépendant de la technologie cible et peut être adaptés à n importe quelle bibliothèque de cellules précaractérisées. Ce générateur a permis la création d une matrice FPGA à base de cellules SRAMs. Cette matrice est équipée d un système de détection d erreur pour l atténuation des effets SEU et offre un accès aléatoire à la mémoire de configuration. Un prototype a été fabriqué avec succès en technologie CMOS 0.12 de STmicroelectronics. La deuxième partie décrit le développement d un FPGA avec une architecture arborescente nommée MFPGA. Nous avons exploré l effet des différents paramètres de cette architecture (capacité des clusters, paramètre de Rent etc.) sur la densité logique du FPGA. Grâce à un bon équilibrage entre les ressources logiques et les ressources d interconnexion, MFPGA réalise un gain de 54% en terme de surface par rapport à une architecture matricielle de référence. Finalement, vu la complexité de conception physique des structures arborescentes, nous avons proposé une technique de mise à plat et de construction physique pour MFPGA pour illustrer la faisabilité, la généricité et la densité de cette architecture.In the early stages of system design, system architects often choose between FPGAs and ASICs implementations. Such decisions are based on the differences between these implementations in terms of performance, power consumptions and cost, which is related to the silicon area and the target production volume. For circuits containing only combinational logic and flip-flops, the ratio of silicon area required to implement them in FPGA (LUT-based) and ASICs (via standard cells) is on average 40. The ratio of critical path delay is roughly 3 to 4, and approximately 12 times for the dynamic power consumption. This gap is due to the FPGA interconnect network which is the dominant factor in terms of FPGA area (90%) and power dissipation (65%). In order to remain attractive, FPGA fabric must offer a good tradeoff between flexibility, performances and cost. These factors are linked to quality of the architecture, quality of the CAD tools and quality of the physical design. The subject of this dissertation is the exploration ofmethods and techniques to find the best tradeoff. The first part deals with the automatic design of domain-specific reconfigurable fabrics with Mesh topology. Developing a domain-specific reconfigurable fabric has taken traditionally too much time and effort to be worthwhile. We are alleviating these design costs by automating the process of creating domain specific reconfigurable fabrics. We develop a technology-independent layout generator which is easily adapted to any standard cell library geometry and to any process rules. We have generated an SRAM Mesh-based Redundant FPGA Core with fine granularity that integrates an error-detector system for SEU mitigation. The design was successfully migrated and taped out in 0.12 um 6-metal layer CMOS process from ST. The second part focuses on the development and the design of new Multilevel Hierarchical FPGA (MFPGA) architecture based on the Butterfly Fat Tree topology . Since the interconnect is the dominant resource in FPGA, we believe that it is the key to reduce FPGA area, hence to increase performances and decrease power consumption. We explore the effect of different architecture parameters (Rent s parameter, cluster sizes) to satisfy specific applicative constraints of logic density. Thanks to the good balancing between logic and interconnect resources, MFPGA achieves a gain of 54% in term of area compared to the common Clustered Mesh-based FPGA architecture. Finally, we propose a physical floorplanning technique for MFPGA to illustrate layout feasibility, scalability and density.PARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF