Protection des circuits intégrés CMOS profondément submicroniques contre les décharges électrostatiques

La première partie de ce manuscrit rappelle l'implication des décharges électrostatiques au sein des circuits CMOS submicroniques, les moyens d'évaluation de la protection d'un circuit ainsi que les différentes stratégies de protection couramment employées pour protéger un circuit vis-à-vis des décharges électrostatiques et présente également les résultats silicium obtenus des structures de test utilisant le bipolaire parasite comme élément de protection (ggNMOS, LVTpnp). Par la suite, notre travail s'est concentré principalement sur la conception et le développement des protections centrales utilisant la conduction MOS pour évacuer les décharges électrostatiques. Nous apportons notamment une amélioration significative vis-à-vis des déclenchements intempestifs causés par les phénomènes de bruit rencontrés sur les alimentations, un dimensionnement robuste du circuit de déclenchement ainsi qu'une approche permettant de s'affranchir des effets néfastes rencontrés lors de mise sous tension très lente du circuit sont proposés. Par la suite nous présentons une méthode de conception d'une protection centrale dynamique associée à la présentation d'un flot global de caractérisation automatisé dans le cadre de l'utilisation d'une stratégie de protection globale d'un circuit. La dernière partie du manuscrit présente deux nouvelles approches de détection permettant d'adresser des rampes de mise sous tension très rapides sans provoquer le déclenchement de la protection pouvant induire une consommation statique critique du circuit.The first part of this thesis recalls the involvement of electrostatic discharge within submicron CMOS circuits, ways of assessing the protection of a circuit and the different protection strategies commonly used to protect a circuit against ESD events and also presents the results obtained silicon structures test using the parasitic bipolar as a protective element (ggNMOS, LVTpnp). Since then, our work has focused on design and development of protections central conduction using MOS devices to evacuate ESD current. We bring a significant improvement in particular with untimely triggers caused by the phenomena of noise encountered on power supplies. A robust design of the circuit and a trigger approach to overcome the adverse effects encountered with very slow supply ramp-up. Thereafter we propose a method for the design of a central dynamic protection associated with the submission of a comprehensive flood automated characterization in the context of the use of a comprehensive strategy for the protection of a circuit. The last part of this work proposes two new approaches regarding detection function which could make ramps power up very fast without causing the outbreak of protection that can lead to a static critical current consumption.MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF