Emetteur radio transmitter for multistandard applications

L'objectif de la thèse était l'étude des nouvelles architectures d émetteur permettant l'utilisation des amplificateurs de puissance (PA) non linéaires et à forte rendement. Parmi les techniques étudiées, une solution utilisant un codage Sigma Delta de l'enveloppe a été retenue. Cette technique représente une évolution de la méthode classique dite EER. Un signal est séparé dans ses composantes enveloppe et phase. L'enveloppe est codée par un modulateur Sigma Delta . Les signaux de phase (I et Q normalises par l'enveloppe du signal) sont combinés avant le PA donnant l'ensemble un signal à enveloppe constante. Cette méthode représente le meilleur compromis possible en termes de bande passante (utilisation d'un modulateur sigma delta et absence de système de contre-réaction pouvant limiter la bande complexité et linéarité. D'autre part, une étude de l'architecture d'émetteur a été effectuée donnant les caractéristiques suivantes: besoin d'un émetteur purement numérique pour des raisons de coût, intégration et simplicité, intérêt d'une architecture multistandard et multibande (émetteur reconfigurable), besoin de supprimer le bruit de quantification du point bloquant au niveau du combineur de sortie (haute vitesse, forte consommation), contrôle de puissance de 45 dB (systèmes CDMA). Nous avons apporté dans notre etude des solutions aux problèmes cités précédemment : un filtre interpolateur à fréquence variable de type Sample-and-Hold permet de réduire le bruit loin de la bande de transmission, mélangeur IQ large bande numérique à base de fonctions logiques (très base consommation et surface) qui simplifie le mélangeur 3 entrées analogique, la combinaison en sortie est faite en courant à l'aide de 2 convertisseurs numérique analogique 9bits (CNA). La conception d'un CNA en technologie BiCMOS a permis de valider son fonctionnement à 1.4GHz et avec un contrôle de gain de 45dB. Sa consommation maximale (puissance de sortie=-6dBm ) est de 25 mW (résultats de mesure). Dans une deuxième partie, on a réalisé le design de toute l'architecture d'émetteur (sauf le modulateur sigma delta en technologie BiCMOS 0.13um de STMicroelectronics. Les résultats de mesure montrent la validité du principe. Cet émetteur bas-coût a eté mesuré à 1.8 Géch/s et il a une taille de 300x320 m2. Le niveau de signal image mesuré es de -15 dBc pour cette fréquence d échantillonnage. La plage dynamique de l émetteur designé est de 35 dB pour des fréquences d échantillonnage inférierures à 800 MHz et 25 dB pour des fréquences jusqu à 1.8 GHz. La puissance maximale differentielle en sortie est égale à 28 dBm pour chaque raie et la puissance dissipée est de 35 mW. Une nouvelle architecture d émetteur radio multistandard reconfigurable et contrôlable en puissance permettant d utiliser un amplificateur de puissance à fort rendement a eté intégrée sur silicium et validée. On considère que cette architecture represente une revolution dans les radiocommunications mobiles. On est capable de générer un signal à enveloppe constante et donc d'amplifier par n'importe quel amplificateur de puissance d'une façon très efficace. Dans le cadre d'une application multistandard, on est capable d'adresser tout type de normes de communication, n'étant pas limité par la bande et avec un contrôle de gain de 45 dB. Cet émetteur s'avère être une solution très prometteuse pour les nouveaux systèmes de transmission, d'autant plus de sa faible consommation (35 mW à forte puissance).The advance of technologies makes that the wireless terminals must handle not only with voice and data but also more complex functionalities such as music, video and so on resulting in high data rates. It involves the use of more and more complex modulation schemes to be handled in the system (non-constant envelope signals). To overcome the trade-off existing in actual communication systems in the design of both high efficient and linear multimode transmitters and to reduce the number of building blocks, a new low power, wideband wireless transmitter able to convert any RF signal into a constant envelope signal enabling the use of a nonlinear and efficient power amplifier is presented. In the transmitter architecture, two normalized phase signals and the envelope are separated and processed separately. A 1-bit 2nd order sigma delta modulator codes the envelope. Quantization noise is attenuated by a S&H interpolator introducing notches at multiples of the sampling frequency. Phase and Envelope signals are recombined and upconverted directly to radio frequencies using a novel full-digital, wideband quadrature modulator. This mixer takes advantage of the 1-bit sigma delta output. As both LOs and envelope signals are represented by two-level signals, the product of these signals (XOR function) leads to a two-level signal, which can be used as command signal in the multiplexors. Phase signals or theirs complements that are generated by a simple Inversion Block are passed through this multiplexor at the rate of driving signals. This enables to implement a high frequency, wideband mixer instead of a more complex three-input modulator. This IQ mixer is very simple to implementate as it uses only CMOS logic gates. The generation of the quadrature clock signals in the mixer is obtained by carefully design of two paths to avoid mismatch to assure an error less than 1o (only demonstrated in simulation) and the use of SR flip-flops to generate correctly the complementary signal prior to the divide-by-two circuit. Two asynchronous 9-bit DACs eliminate the 10-bit high-speed digital adder at the output of the IQ modulator and the 10-bit DAC before the PA, saving power and relaxing adder design constraints. Each DAC is divided into two full binary-weighted DACs of 4 and 5 bits. This topology enables to reduce the size ratios between the most and least significant bits related to a classic 9-bit binary-weighted structure (16 instead of 256). To test the speed and the gain control of the stand-alone DAC over 45 dB, a prototype DAC is designed in 0.13 m BiCMOS technology from STMicroelectronics together with a 1.4 GHz 9-bit CMOS ROM-less direct digital frequency synthesizer (DDFS). Over the output power range, measurements show a SFDR>25 dB with a power dissipation of 25 mW at the maximum differential output power of -3 dBm (RL=50 ). The whole transmitter is designed and implemented and a protoype transmitter is built in 0.13 m BiCMOS STMicroeletronics process. This low cost single chip digital radio transmitter demonstrates a data rate of 1.8 GHz. The image level is measured to be -12 dBc at this sampling frequency. Dynamic range in the transmitter is 35 dB for sampling frequencies lower than 800 MHz and 25 dB for higher sampling frequencies up to 1.8 GHz. For a two-tone signal, the maximum single-ended output power is -31dBm for each tone and the power dissipation is about 35 mW. This architecture enables flexible and software-defined transmitter. Sampling frequency in the sigma delta coder can be varied to adapt to different communications standards in terms of in-band and out-of-band noise requirements and variable LO frequencies can be used. Moreover, the transmitter can adapt dynamically the output power to the power amplifier depending of the required transmitted power at the output of the PA. The transmitter has demonstrated its potential for use as a universal transmitter for applications targeting any frequency band and modulation schema up to 900 MHz (carrier frequency) and occupies a die area of 300x320 m2. The generated differential signal can be easily amplified by a switched-mode Power Amplifier (PA) in an efficient way because it presents constant-envelope and the PA can work in the saturation zone, which represents its optimal operation point.CERGY PONTOISE-BU Neuville (951272102) / SudocSudocFranceF