Afin de continuer l'amélioration des performances du transistor MOSFET à l'échelle décananométrique, la recherche en microélectronique explore différentes solutions. Les travaux menés au cours de cette thèse se sont plus particulièrement orientés vers l'étude de transistors innovants avec une architecture Double-Grille (DGMOSFET) et l'utilisation de nouveaux matériaux tels que les diélectriques de grille à forte permittivité dits high- et les semiconducteurs à forte mobilité intrinsèque (Ge et III-V). Grâce au développement de codes de simulation numérique basés sur la résolution auto-cohérente du couple d'équations Poisson-Schrödinger ou en utilisant le formalisme des fonctions de Green (NEGF), nous étudions le comportement électrique de d...
Rapporteurs: Christophe DELERUE, IEMN-CNRS, Lille; Philippe DOLLFUS, IEF-CNRS, Orsay; Examinateurs: ...
Rapporteurs: Christophe DELERUE, IEMN-CNRS, Lille; Philippe DOLLFUS, IEF-CNRS, Orsay; Examinateurs: ...
Les technologies CMOS à base de silicium approchants les limites fondamentales de la miniaturisation...
In order to improve MOSFET performances in the decananometer scale, microelectronic research explore...
In order to improve MOSFET performances in the decananometer scale, microelectronic research explore...
La thèse s'est développée autour de deux axes majeurs concernant des transistors MOS multi-grilles :...
L’amélioration des performances du transistor MOS passe par la réduction de ses dimensions. Dans que...
Le travail est focalisé sur la simulation de différentes structures SOI. La première partie du manus...
Nous étudions la modélisation et la simulation du transport quantique de charges dans deux nano-disp...
Dans le contexte actuel d'optimisation des performances des dispositifs de microélectronique, le tra...
Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font f...
Dans les années à venir, l industrie de la microélectronique doit développer de nouvelles filières t...
L'évolution des transistors MOSFET a permis la réduction des dimensions jusqu'à des dispositifs de l...
Une des principales solutions technologiques liées à la réduction d’échelle de la technologie CMOS e...
La réduction nécessaire des dimensions imposée par l'ITRS a plongé l'industrie des semi-conducteurs ...
Rapporteurs: Christophe DELERUE, IEMN-CNRS, Lille; Philippe DOLLFUS, IEF-CNRS, Orsay; Examinateurs: ...
Rapporteurs: Christophe DELERUE, IEMN-CNRS, Lille; Philippe DOLLFUS, IEF-CNRS, Orsay; Examinateurs: ...
Les technologies CMOS à base de silicium approchants les limites fondamentales de la miniaturisation...
In order to improve MOSFET performances in the decananometer scale, microelectronic research explore...
In order to improve MOSFET performances in the decananometer scale, microelectronic research explore...
La thèse s'est développée autour de deux axes majeurs concernant des transistors MOS multi-grilles :...
L’amélioration des performances du transistor MOS passe par la réduction de ses dimensions. Dans que...
Le travail est focalisé sur la simulation de différentes structures SOI. La première partie du manus...
Nous étudions la modélisation et la simulation du transport quantique de charges dans deux nano-disp...
Dans le contexte actuel d'optimisation des performances des dispositifs de microélectronique, le tra...
Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font f...
Dans les années à venir, l industrie de la microélectronique doit développer de nouvelles filières t...
L'évolution des transistors MOSFET a permis la réduction des dimensions jusqu'à des dispositifs de l...
Une des principales solutions technologiques liées à la réduction d’échelle de la technologie CMOS e...
La réduction nécessaire des dimensions imposée par l'ITRS a plongé l'industrie des semi-conducteurs ...
Rapporteurs: Christophe DELERUE, IEMN-CNRS, Lille; Philippe DOLLFUS, IEF-CNRS, Orsay; Examinateurs: ...
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Les technologies CMOS à base de silicium approchants les limites fondamentales de la miniaturisation...