La montée en débit dans les architectures de turbo décodage de codes convolutifs

The remarkable performance of the turbo codes in terms of their error correcting capabilities, and their feasibility to be implemented, have led to the adoption of them in several wireless communication standards: CCSDS for spatial communications; UMTS, LTE and LTE-Advanced for mobile phones; WiMAX for wide area networks and DVB-RCS for digital video broadcasting. The requirements in terms of the throughput rate have evolved form a few Mbit/s in the first practical applications, to a few hundred Mbit/s in WiMAX and LTE, up to data rates around 1 Gbit/s in four generation cellular communication systems, such as LTE-Advanced. The proposition of efficient architectural solutions to achieve high throughput turbo decoding rates is then a major challenge to accomplish, so that the industrial requirements are fulfilled and future high performance digital communication systems can be conceived. At the beginning of our research activities, the fastest turbo decoder architecture introduced in the literature achieved a throughput peak value around 700 Mbit/s. There were also several works that proposed architectures capable of achieving throughput values around 100 Mbit/s. Research opportunities were then available in order to establish architectural solutions that enable the decoding at a few Gbit/s. The first part of this work is devoted to the study of the turbo decoding algorithm and the techniques of parallelism. Analysis of the convergence of parallel turbo decoders are carried out, and a novel SISO decoder schedule to be used in shuffled turbo decoder architectures is presented. A methodology to efficiently explore the design space of parallel turbo decoder architectures is also proposed. Architectural solutions to break the bottleneck of the turbo decoder algorithm are presented in the second part of the thesis. Thus, a high throughput low complexity radix-16 SISO decoder is proposed, and a turbo decoder architecture implementing a high parallelism degree is designed.Les turbocodes sont des codes correcteurs d'erreurs qui présentent des performances remarquables, proches de la limite théorique de Shannon. Ils utilisent un décodage itératif qui permet d'avoir une complexité matérielle limitée. Cependant, à cause de ce traitement itératif le débit de décodage est fortement réduit. Au début de nos activités de recherche l'architecture la plus rapide de turbo-décodage dans la littérature atteignait un débit autour de 700 Mbit/s. Plusieurs autres travaux proposaient des architectures capables d'atteindre des débits d'environ 100 Mbit/s. Des travaux de recherche devaient donc se faire pour concevoir des architectures qui permettaient le décodage à plusieurs Gbit/s. Ainsi, les besoins de l'industrie peuvent être atteints et des systèmes de communication de haute performance peuvent être conçus dans le futur. La première partie de cette thèse étudie les turbocodes à partir d'un point de vue algorithmique. Plusieurs algorithmes pour les décodeurs SISO sont explorés, ainsi que les techniques de parallélisme de turbo-décodage. L'analyse de la convergence des turbo-décodeurs parallèles est effectuée, et un nouvel ordonnancement pour turbo-décodeurs shuffled est présenté. Pour ce faire, les diagrammes d'EXIT (EXtrinsic Information Transfer) sont utilisés. Leur emploi nous a permis de concevoir un nouvel ordonnancement pour turbo-décodeurs shuffled. Dans la seconde partie de la thèse nous considérons les problèmes architecturaux qui apparaissent lors de la mise en oeuvre de turbo-décodeurs. Ainsi, un décodeur SISO radix-16 est conçu pour briser le goulot d'étranglement de l'algorithme de turbo-décodage. C'est un décodeur SISO de faible complexité qui est utilisé comme le principal bloc de calcul d'une architecture turbo-décodage hautement parallèle. Ce décodeur SISO est basé sur l'élimination des chemins parallèles dans le diagramme d'un treillis radix-16. Pour maîtriser la complexité il utilise une unité ACS (Add Compare Select) radix-8, ce qui nous permet aussi de réduire le chemin critique. Deux techniques complémentaires sont introduites afin de surmonter la dégradation qui apparaît lorsque des turbo-décodeurs basés sur le décodeur SISO proposé sont considérées. Nous proposons également des solutions architecturales pour concevoir des turbo-décodeurs hautement parallèles radix-16. Enfin, nous présentons une méthodologie pour explorer efficacement l'espace de conception des différentes architectures de turbo-décodage. Le but principal est de réduire le temps de conception de manière à pouvoir estimer le débit qui peut être attendu dès le début du processus de conception.CESSON SEVIGNE-Télécom Breta (350512301) / SudocSudocFranceF