Etude et implémentation d'une architecture de décodage générique et flexible pour codes correcteurs d'erreurs avancés

Channel coding is a mathematical operation which improves the quality of the digital communication by correcting erroneous bits in reception. The usage constraints like a high quality reception, good throughputs, a small latency communication, a small silicon area or low power consumption promote the selection of a large variety of codes for standardized communication protocols. When industrial trend is to merge communication networks in order to answer a large panel of usage, the wide range of codes is a handicap to design a low cost transmitter. The media networks prefer advanced Forward Error Correction codes like turbo codes and LDPC codes to meet the constraints of signal quality. However, such an architecture has a huge hardware cost on the transmitter. A structure which fits to several kinds of codes and is able to adapt to an evolution of the medium protocol is not avoidable to design new usage scenarios.s This memory presents the principle of channel coding and several advanced forward error correction codes selected in the common standardized communication protocols. Common characteristics of QC-LDPC codes and turbo codes are underlined. The main algorithms and some decoding architectures are presented. The hardware complexity of the main decoding algorithms is estimated. They are compared for a given code with an equivalent correction capacity for QC-LDPC codes. A similar study is performed on the turbo codes. The decoding algorithms are then used to decode equivalent rate and length codes and laid out to achieve an equal correction capacity, in order to select a joint decoding algorithm fitting with the two families of code. The QC-LDPC codes and the turbo codes are structured thanks to a common trellis representation. The windowing technique commonly applied in turbo decoding is studied to decode a QC-LDPC code. Finally, the QC-LDPC interleaving are put in light and reconsidered in accordance with hardware constraints. A trellis decoding core compatible with 3GPP LTE and IEEE 802.11n standards is proposed. Several decoding structures are then introduced incorporating one or several cores. The integration on a FPGA target is detailed. A use-case scenario with a decoding context evolving every received message is proposed and highlights the impact of the reconfiguration on throughputs. The multi-standard structure requires 4.2 % (respectively 5.3 %) additive hardware resources in comparison with a single standard one compatible with 3GPP LTE (resp. IEEE 802.11n). The reconfiguration between two codewords from different standards reduces the throughputs by less than 1 %. A multi-cores architecture is also brought on a 65 nm ASIC target. This architecture operates at a frequency of 500 MHz on a 2.1 mm2 silicon area, decoding codewords from 3GPP LTE and IEEE 802.11n standards, and accepting a dynamic reconfiguration between two consecutive codewords.Le codage de canal est une opération mathématique qui améliore la qualité des transmissions numériques en corrigeant les bits erronés en réception. Les contraintes des usages comme la qualité de réception, les débits d'utilisation, la latence de calcul, la surface ou encore la consommation électrique favorisent l'usage de différents codes dans la standardisation des protocoles de communication. La tendance industrielle est à la convergence des réseaux de communication pour des usages variés. Ce large choix de codage devient un handicap pour la conception de transmetteurs à bas coûts. Les réseaux médias favorisent des codes correcteurs d'erreurs avancés comme les turbocodes et les codes LDPC pour répondre aux contraintes de qualité de réception. Or ces procédés ont un coût de décodage important sur les récepteurs finaux. Une architecture adaptée à plusieurs types de codes capable d'évoluer en fonction d'une modification du protocole d'accès devient inévitable pour élaborer de nouveaux scénarios d'usages. Ce mémoire présente le principe du codage de canal et la plupart des codes correcteurs d'erreurs avancés sélectionnés dans les standards de communication courants. Les caractéristiques communes des codes QC-LDPC et des turbocodes sont soulignées. Les principaux algorithmes ainsi que certaines architectures de décodage sont présentés. La complexité matérielle des principaux algorithmes de décodage est évaluée. Ils sont comparés pour un même code et à un niveau de correction équivalent pour les codes QC-LDPC. Une étude similaire est réalisée sur les turbocodes. Les algorithmes de décodage sont appliqués sur des codes de tailles et de rendements proches et dimensionnés pour atteindre une correction similaire afin de sélectionner un algorithme de décodage conjoint aux deux familles de code. Les codes QC-LDPC et les turbocodes se structurent à l'aide d'une représentation en treillis commune. La technique de fenêtrage couramment appliquée au décodage des turbocodes est étudiée pour le décodage d'un code QC-LDPC. Enfin, l'entrelacement des codes QC-LDPC est mis en évidence et reconsidéré en fonction des contraintes matérielles. Un coeur de décodage de treillis compatible avec les standards 3GPP LTE et IEEE 802.11n est proposé. Plusieurs structures de décodage sont ensuite introduites incorporant un ou plusieurs de ces coeurs. L'intégration sur cible FPGA est détaillée. Un scénario d'utilisation avec un contexte de décodage évoluant à chaque message reçu est proposé ce qui souligne l'impact de la reconfiguration sur les débits de décodage. La structure multistandard nécessite 4,2 % (respectivement 5,3 %) de ressources matérielles supplémentaires à une structure compatible avec le standard 3GPP LTE (resp. IEEE 802.11n) seul. La dégradation du débit maximal due à la reconfiguration entre le décodage des mots de code est d'au plus 1 %. Une architecture à plusieurs coeurs est également portée sur une cible ASIC de 65 nm. Cette architecture fonctionne à une fréquence de 500 Mhz sur une surface de 2,1 mm2 décodant les mots de code 3GPP LTE et IEEE 802.11n, et acceptant une reconfiguration dynamique entre deux mots de code consécutifs.CESSON SEVIGNE-Télécom Breta (350512301) / SudocSudocFranceF