Techniques de modélisation transactionnelle en temps distribué avec synchronisation relâchée pour la simulation parallèle d'architectures many-core

TLM-DT modeling techniques, based on the highest abstraction level of the SystemC hardware description language (SystemC TLM), are a first step to the parallel simulation of many-core architecture processors modeled at transactional level. TLM-DT modeling techniques made possible to simulate efficiently and accurately some architectures containing a large number of initiators and targets connected by a single interconnects network.The goal of this thesis is on one hand to demonstrate the feasibility of the transactional modeling of a many-core architecture containing multiple cache levels and several interconnect networks and on the other hand to evolve TLM-DT modeling techniques in order to make them even more efficient for parallel simulations while maintaining the accurary guarantees. The many-core architecture used as a basis for this study is the TSAR architecture.We demonstrate that the modeling and the performance evaluation of a shared memory many-core architecture containing several interconnects networks is feasible using a released synchronisation protocol which allows phase shifting between components. Using a released synchronisation protocol (TLMDT-R) also provides a nearly linear speedup up to 32 processors of simulation, while using a strict synchronisation protocol (TLM-DT) provides a nearly linear speedup up to 8 processors of simulation. Using a released synchronisation protocol may however have significant consequences on the accuracy if the release of synchronization is too big.Les techniques de modélisation TLM-DT reposant sur le niveau d'abstraction le plus élevé du langage de description matériel SystemC (SystemC TLM) sont un premier pas vers la simulation parallèle d'architectures many-core décrites au niveau transactionnel. Les techniques de modélisation TLM-DT ont permis de simuler de façon performante et précise des architectures comportant un nombre important d'initiateurs et de cibles connectés par un unique réseau d'interconnexion. Le but de cette thèse est d'une part de démontrer la faisabilité de la modélisation transactionnelle d'une architecture many-core possédant plusieurs niveaux de caches et plusieurs réseaux d'interconnexion et d'autre part de faire évoluer les techniques de modélisation TLM-DT afin de les rendre encore plus efficaces en simulation parallèle tout en conservant des garanties sur la précision. L'architecture many-core utilisée comme base d'étude est l'architecture TSAR. Nous montrons que la modélisation et l'évaluation des performances d'une architecture many-core à mémoire partagée comportant plusieurs réseaux d'interconnexion est réalisable avec l'utilisation d'un protocole de synchronisation relâchée permettant un certain degré de déphasage entre les composants. L'utilisation d'un protocole de synchronisation relâchée (TLMDT-R) permet d'obtenir un speedup presque linéaire jusque 32 processeurs de simulations, contre 8 pour l'utilisation d'un protocole de synchronisation strict (TLM-DT). L'utilisation du protocole de synchronisation relâchée peut cependant avoir des conséquences importantes sur la précision si le relâchement de la synchronisation est trop grand.PARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF