Mémoires resistives pour applications Storage Class Memory (SCM)

In classical von-Neumann architectures, processing and memory blocks are separated. Latency times for the latter are much more slower. To boost performances, memory hierarchy has been introduced to combine small, fast, but expensive technologies with large, slower, and cheaper ones. In such hierarchy, a notorious latency and storage gap can be distinguished between the lowest memory level and the highest storage one (Flash memories). Emerging non-volatile technologies are called to fill such gap through the so-called Storage Class Memories (SCM). Among them, Resistive Random-Access Memories (ReRAM), represent an interesting candidate to improve flash performances due to their good scalability, low-power consumption, Back-End of Line compatibility, fast writing and erasing process, and good endurance. However, several roadblocks hinder their implementation at large industrial scale, notably high variability, and low non-linearity, which avoids large crossbar arrays implementation. This thesis work explores such aspects to increase attractiveness of ReRAM technologies for SCM applications. For the former, endurance variability is addressed at the array level through various measurements over diverse stacks configurations. Results allow to study the impact of programming conditions on failure mechanisms dispersions, leading to the development of a stochastic model based on defects generation inside the resistive layer. As for the non-linearity issue, successful co-integration between best-in-class $HfO_2$ and $GeSeSbN$ Ovonic Threshold Selector (OTS) in 1S1R structures, is demonstrated. Hence, leakage currents compatible with 100Mb-1Gb bank size are obtained. For the first time, to our knowledge, key parameters of OTS+ReRAM systems for high-density crossbar arrays are identified and studied at the statistical level, allowing proposition of further optimizations and opening the way to a whole field of studies which include new materials and circuits to improve 1S1R performances.Dans les architectures classiques dites de Von-Neumann pour des systèmes d'information, les blocs de mémoire et de traitement sont séparés. Pour le premier, les temps d'accès sont beaucoup plus importants. Afin d'optimiser les performances, une hiérarchie de mémoire a été mise en place. Elle combine des technologies coûteuses, de petite taille, mais très performantes en termes de vitesse; avec d'autres plus larges, à bas coûts per bit, mais plus lentes. Dans une telle hiérarchie, un gap important existe en termes de temps d'accès et capacité de stockage entre les blocs de mémoire les plus bas et ceux de stockage les plus hauts (mémoires FLASH). Des technologies émergentes non-volatiles, appelées textit{Storage Class Memories (SCM)} sont candidates pour remplir tel gap. Entre elles, les mémoires résistives vives, ReRAM, de l'abbreviation anglaise pour textit{Resistive Random Access Memories}; représentent une alternative très intéressante grâce à leur bonne scalabilité, basse consommation, compatibilité avec la Back-End-Of-Line (BEOL), leurs temps d'écriture et lecture rapides, et bonne endurance. Cependant, plusieurs obstacles empêchent leur implémentation à l'échelle industriel, notamment la haute variabilité des états résistifs et la non-linéarité réduite entre eux, ce qui limite l'implémentation des matrices mémoires larges. Ces deux aspects sont étudiés dans ces travaux de thèse. Pour la variabilité, il se trouve que l'endurance, caractéristique fondamentale vis-à-vis des applications SCM, est aussi dispersée. Ce manuscrit présente des caractérisations électriques en endurance au niveau statistique sur des matrices ReRAM de 4Kb. Plusieurs empilements mémoires furent étudiés, ainsi qu'une grande variété des conditions de programmation pour le cyclage. Il a été observé comment la valeur médiane et la déviation standard du claquage des mémoires sont principalement affectées par le RESET. Les résultats expérimentaux ont été utilisés dans la proposition d'un modèle stochastique basé sur la génération de défauts dans la couche résistive. Concernant l'autre grand axe de cette thèse, une co-intégration réussie entre une mémoire $HfO_{2}$ (1R) et un sélecteur (1S) de type textit{Ovonic Threshold Switch (OTS)}, a été demontrée. Les courants de fuite, obtenus grâce à l'addition de l'OTS, sont compatibles avec des matrices entre 100Mb et 1Gb. Pour la première fois, à notre connaissance, des paramètres influant sur les performances des structures 1S1R ont été étudiés au niveau statistique pour des matrices crossbar à haute densité, ainsi permettant la proposition d'optimisations futures et des nouvelles études incluant des nouveaux matériaux et circuits, pour continuer à améliorer les performances des dispositifs 1S1R