Pengembangan Perangkat Penghitung Jitter Berbasis FPGA

Pada penelitian ini dibahas pengembangan perangkat berbasis FPGA untuk penghitungan jitter dari sinyal digital yang memiliki level tegangan 0 volt hingga 5 volt. Metode yang dilakukan adalah mencacah duty cycle (time high dan time low) dari sinyal digital berfrekuensi 1 Khz hingga 10 Khz, 20 Khz hingga 100 Khz (dengan kelipatan 10) dan 100 Khz hingga 500 Khz (dengan kelipatan 100) untuk sinyal masukan yang bersumber dari Arduino uno. 1 Khz hingga 10 Khz, 20 Khz hingga 100 Khz (dengan kelipatan 10), 100 Khz hingga 1000 Khz (dengan kelipatan 100), dan 1 Mhz hingga 15 Mhz untuk sinyal digital masukan yang bersumber dari sinyal generator menggunakan sistem counter FPGA DE0-NANO dengan frekuensi clock 50 Mhz. Hasil cacahan counter FPGA dibandingkan dengan nilai cacahan pembandingnya untuk mengetahui tingkat kelayakan counter FPGA dalam melakukan cacahan sinyal. Nilai cacahan pembanding diperoleh dengan cara membagi periode time high atau time low dari real frekuensi sinyal yang dapat diketahui menggunakan oscilloscope (periode time high atau time low merupakan periode sinyal dibagi 2 hal ini karena duty cycle terdiri dari 50% time high dan 50% time low sehingga besar periode time high dan time low adalah sama) dengan periode clock counter FPGA. Hasil dari penelitian menunjukan bahwa nilai cacahan yang dihasilkan oleh FPGA memiliki hasil yang mendekati nilai cacahan pembandingnya. Metode ini juga terbukti dapat digunakan untuk mencacah sinyal digital hingga frekuensi 13 Mhz sehingga dapat dikatakan bahwa pengembangan counter FPGA layak untuk digunakan dalam mencacah sinyal digital untuk melakukan analisa nilai jitter