Étude des performances de la reconfiguration partielle dans le cadre d’accélération des algorithmes de traitement d’images sur des caméras intelligentes basées sur FPGA

Les FPGAs sont des circuits d’accélération qui contiennent des ressources de calcul pouvant être librement interconnectées selon l’algorithme désiré. Cette flexibilité a rendu les FPGAs plus adaptés à implémenter efficacement des structures de calcul en flot de données où chaque noeud de calcul reçoit directement ses données à partir des noeuds qui les produisent. Ces structures sont plus efficaces quand la production et la consommation de données s’effectuent sans retard en ayant les noeuds simultanément exécutés. Toutefois, le nombre limité de ressources dans un FPGA ne permet pas une implémentation simultanée des différents noeuds. En effet, malgré leurs performances d’exécution élevées pour le flot de données, les FPGAs ne peuvent implémenter des gros algorithmes tels que des traitements d’images qui sont complexes.La Dynamic and Partial Reconfiguration (DPR) permet de reconfigurer une partie du circuit sans interrompre les autres parties exécutant d’autres tâches. Elle offre la possibilité de réutiliser les ressources et d’implémenter des algorithmes dépassant la capacité réelle du FPGA sur le détriment du temps global d’exécution. Néanmoins, la DPR s’accompagne de plusieurs paramètres de conception qui affecteront ses performances. Ces paramètres sont liés principalement la façon de partitionner et le FPGA en zones reconfigurables et l’application à implémenter en petites tâches avant de décider sur la stratégie d’ordonnecement de ces tâches ainsi que la communication entre les zones. Cette thèse étudie les possibilités et les défies d’utiliser la DPR pour rendre l’implémentation des algorithmes de vision par ordinateur sur FPGA plus efficient en matière de ressources. La thèse étudie également les capacités de cette technonolgie à améliorer les performances dans des implémentations autres que le calcul, tel que la communication.Field-Programmable Gate Array (FPGA) is an efficient architecture for streaminglikeimage processing applications. In such a category of algorithms, the application’sparallelism is expressed in instantiating a subset of hardware resources,needed to perform the desired processing, as soon as the data is acquired.However, since these resources are limited in number, the FPGA capabilitiesof executing larger applications is also limited. The Dynamic andPartial Reconfiguration (DPR) can be a solution to this problem as it offers thepossibility to reuse the FPGA resources inside a region at runtime without affectingthe other regions being executing other computations.This reuse might help reducing several overheads related to acceleratorsimplementation on FPGA (i.e: Energy, Chip size,...). However, the performanceof a DPR-based system is affected by several critical design decisions.These decisions concern mainly the way to partition the FPGA in several executionregions as well as the application’s partitioning. Furthermore, the wayof making communication between regions as well as the scheduling strategymay have a significant effect on the global performances.In this context, the thesis aims to explore the possibilities and challenges inusing partial reconfiguration to implement more efficiently image processingalgorithms on FPGA. Moreover, it investigates the prospective capabilities ofsuch technology in applications other than processing, such as communicationsystems