Design of a 12-bit 200-MSps SAR Analog-to-Digital converter

The Successive Approximation (SAR) Analog-to-Digital converter is one of the most energy-efficient A/D converter. In this thesis, the development of a SAR ADC in a 28-nm CMOS technology based on charge redistribution is presented.The implemented SAR ADC uses a switching procedure based on a modified version of the mono- tonic switching algorithm to reduce the switching energy and area of the DAC. The DAC is a binary- weighted array of unit capacitors. A unit custom capacitor has been designed with a value of 0.8 fF to reduce the DAC energy consumption. Two comparators have been implemented, a dynamic comparator and a static comparator. The dynamic implementation allows to obtain better performance. Therefore, the dynamic comparator is chosen for the SAR ADC. The sampling switches are bootstrapped to reduce the non-linearity introduced when the input signal is sampled. The SAR operations are controlled by an asynchronous logic implemented as a behavioural model in Verilog-A.The effect of the designed circuits on the linearity of the converter is assessed with the integral non- linearity (INL) and differential non-linearity (DNL). Moreover, the performance of the ADC are assessed in terms of signal-to-noise-and-distortion ratio (SNDR). The co-simulation of Verilog-A behavioural models with circuit schematics allowed to evaluate the effect of each block on the overall performance of the ADC. The co-simulations show that the ADC is able to achieve an ENOB of 10.9 at a sampling rate of 200 MSps with a power consumption of 2.83 mW. The resulting FoM is 7.4 fJ/conv-step.SAR (Analog-Digital-omvandlaren) är en av de mest energieffektiva omvandlare. I den här avhandlingen är utvecklingen av en SAR ADC i en 28-nm CMOS-teknik baserad på laddning omfördelning presen- teras.Den implementerade SAR ADC använder en omkopplingsprocedur baserad på en modifierad version av den monotoniska omkopplingsalgoritm för att reducera omkopplingsenergin och DAC-området. DAC är en binärviktad matris med enhetskondensatorer. En anpassad kondensator för enheten har utformats med ett värde av 0,8 fF för att minska DAC-energiförbrukningen. Två komparatorer har implementerats, en dynamisk komparator och en statisk komparator. Den dynamiska implementering gör det möjligt att få bättre prestanda. Därför väljs den dynamiska komparatorn SAR ADC. Provtagningsomkopplarna startas upp för att minska icke-lineariteten introduceras när insignalen samplas. SAR-operationerna styrs av en asynkron logik implementerad som en beteendemodell i Verilog-A.Effekten av de designade kretsarna på konverterarens linearitet bedöms med integralen icke-linearitet (INL) och differentiell icke-linearitet (DNL). Dessutom är ADC: s prestanda bedömdes i termer av signal-till-brus-och-distorsionsförhållande (SNDR). Samsimulering av Verilog-A beteendemodeller och scheman tillåts utvärdera effekten av varje block på prestandan hos ADC. Omvandlaren kan uppnå en ENOB på 10,9 med en samplingshastighet på 200 MSps, vilket resulterar i en FoM eller 7,4 fJ / konv.- steg