Design of W-band Low Noise Amplifier Using Parallel Coupled Transmission Lines

本論文旨在探討應用於調頻連續波雷達系統之低雜訊放大器，晶片實作皆使用國家晶片系統中心所提供的TSMC 90nm CMOS GUTM 1P9M製程技術完成，晶片的量測在國家奈米元件實驗室(National Nano Device Laboratories, NDL)完成。首先簡述射頻積體電路的發展以及介紹過去的相關文獻後，進而提到本論文會使用到的相關參數，最後再對低雜訊放大器的各種基本架構加以分析。 低雜訊放大器皆使用平行耦合傳輸線來設計，並針對設計電路分析其原理、電路架構、模擬、晶片量測、總結。本論文主要討論的電路皆設計在W頻段，其一為使用並聯耦合傳輸線，以共源極搭配源極退化結構之低雜訊放大器，另一為使用串聯耦合傳輸線，以共源極加上疊接組態之低雜訊放大器，並以改良後的耦合電感作為匹配用元件。兩個電路均詳述其耦合傳輸線的設計構想，並針對電路所需效能選擇適當結構，並在各章結尾時皆會分析電路模擬和量測時的差異。 最後總結本論文的研究結果，並探討未來研究可能的方向。This thesis focus on discussing low noise amplifier for the FMCW radar system. The implementation of the chip design by using the TSMC 90 nm CMOS GUTM 1P9M process technology are provided by Chip Implementation Center (CIC) and the measurements are finished in National Nano Device Laboratories (NDL). Above all, we briefly introduce the radio frequency IC design and review related literature in the past, then mention the design parameters used in this thesis. Finally, analysis the basic architectures with low noise amplifiers commonly used. The low noise amplifiers are all design in parallel-coupled transmission lines and aim the principles, structures, simulations, chip measurements, and conclusions for the circuits to analyze. This thesis presents two circuits all design in W-band. One of low noise amplifiers uses parallel-coupled transmission lines in parallel and common-source with degeneration. The other of low noise amplifiers uses parallel-coupled transmission lines in series. Moreover, it applies common-source, cascode structures and improved coupled inductor to achieve impedance matching. Two circuits narrate the concept of coupled transmission lines design in detailed and choose appropriate structure according to the performance what circuits need. In the end of each chapter, we will analyze the difference of circuits in simulation and measurement. Finally, we summarize the research achievement of this thesis and discuss the direction of research in the future.致謝 i 摘要 ii Abstract iii 目錄 iv 圖目錄 vi 表目錄 ix 第一章 緒論 1 1.1 研究背景 1 1.2 文獻回顧 5 1.3 論文架構 6 第二章 相關參數與原理介紹 8 2.1 S參數 8 2.2 雜訊指數 9 2.2.1 雜訊介紹 9 2.2.2 雜訊分類 10 2.2.3 訊號雜訊比與雜訊計算 12 2.3 1dB增益壓縮點(P1dB) 14 2.4 三階截距點(IP3) 16 2.5 穩定度 18 2.6 低雜訊放大器常用架構 20 2.6.1 共源極(common-source,CS)[7][8] 20 2.6.2 疊接組態(cascode,CC)[9] 21 2.6.3 共源極 vs.疊接組態(CS vs.CC) 22 2.6.4 源極退化(source degeneration)[14] 24 2.7 級間匹配 25 2.8 電晶體並聯[2] 26 2.9 傳輸線理論 30 第三章 並聯傳輸線耦合結構之低雜訊放大器 33 3.1 原理探討 33 3.1.1 傳輸線有無耦合差異 33 3.1.2 並聯傳輸線耦合距離 35 3.1.3 並聯傳輸線耦合長度 37 3.1.4 特殊源極退化架構 38 3.2 電路架構與簡介 41 3.3 量測數據與模擬結果比較 44 3.4 晶片圖與量測規格 49 3.5 總結討論 51 第四章 串聯耦合傳輸線之疊接低雜訊放大器 53 4.1 原理探討 53 4.1.1 傳輸線耦合形式 53 4.1.2 特殊耦合電感 55 4.1.3 特殊耦合電感和耦合傳輸線差異 57 4.2 電路架構與簡介 59 4.3 量測數據與模擬結果比較 63 4.4 晶片圖與量測規格 68 4.5 總結討論 70 第五章 總結和未來展望 72 參考文獻 7