Design of Low Noise Amplifier of a Radar System for Object Detection

本論文旨在探討應用於V頻段及W頻段的低雜訊放大器，晶片的實作是使用國家晶片系統中心所提供的TSMC 90 nm CMOS GUTM製程技術完成，晶片的測量則分別於國家晶片系統中心及國家奈米元件實驗室所完成。本論文整體主軸可分為五個章節： 第一章簡述射頻電路的研究背景以及相關研究的簡單介紹。 第二章對低雜訊放大器作基本原理介紹，並介紹放大器常用的架構與設計參數考量。 第三章的內容為使用Post-distortion的線性化技巧針對實驗室先前的耦合結構低雜訊放大器電路做改善，以及對不同線性化的技巧做介紹。此低雜訊放大器應用在60 GHz為兩級cascode放大器串聯，每一級的共源極和共閘極放大器均利用閘極端電感與源極端電感相互耦合，並將線性器加至輸出級。其量測的結果在57.5 GHz時，有增益最大值22.43 dB；雜訊最低點位於60.5 GHz有5.94dB；輸入P1dB為–22 dBm；IIP3為–12dBm。晶片面積為0.742 × 0.627 mm2，在1.2V的供應電壓之下量測得總功耗為22.7 mW。 第四章討論一個應用於W頻段的使用兩平行傳輸線產生耦合之低雜訊放大器。本章設計的電路為一個四級common-source串聯的架構，兩傳輸線分別連接於電晶體閘極與源極。此低雜訊放大器之量測結果為：增益最大值位於77 GHz有9.61 dB；雜訊最低點位於79 GHz有7.53 dB；P1dB為–10.4 dBm；IIP3為–2 dBm。晶片面積為0.740 × 0.615 mm2，在1.2V的供應電壓之下量測得總功耗為25.87 mW。 第五章總結各章節的研究結果，並探討未來研究可能的方向。致謝 i 摘要 ii Abstract iii 目錄 iv 圖目錄 vi 表目錄 ix 第一章 緒論 1 1.1 研究背景 1 1.2 文獻回顧 4 1.3 論文架構 5 第二章 設計與原理簡介 6 2.1 S參數 6 2.2 雜訊介紹 6 2.3 線性度 9 2.3.1 1dB增益壓縮點(1-dB Gain Compression Point, P1dB) 9 2.3.2 輸入三階截距點(Input third-order intercept point,IIP3) 11 2.4 穩定度 13 2.5 低雜訊放大器設計與分析 14 2.5.1 基本組態 14 2.5.2 源極退化技巧 15 第三章 60GHz線性化閘極與源極耦合之疊接低雜訊放大器 17 3.1 線性化技巧及分析 17 3.1.1 Feedback [8] 17 3.1.2 Optimum biasing [10] 18 3.1.3 Feedforward [11] 19 3.1.4 Derivative superposition(DS) [12] 20 3.1.5 Post-distortion [13] 21 3.2 電路架構與探討 22 3.2.1 原電路架構介紹 [22] 22 3.2.2 Derivative superposition線性化 24 3.2.3 Post-distortion線性化 29 3.3 晶片佈局圖與照相圖 32 3.4 線性化閘極與源極耦合之疊接低雜訊放大器模擬結果 34 3.5 線性化閘極與源極耦合之疊接低雜訊放大器量測結果 39 3.6 結果討論 41 第四章 應用於W-band閘極與源極傳輸線耦合之低雜訊放大器 43 4.1 電路架構與探討 43 4.1.1 電晶體並聯技巧 43 4.1.2 源極退化技巧 46 4.1.3 傳輸線設計 46 4.1.4 電路架構 50 4.2 晶片佈局圖 52 4.3 閘極與源極傳輸線耦合之低雜訊放大器模擬結果 54 4.4 閘極與源極傳輸線耦合之低雜訊放大器量測結果 59 4.5 結果討論 61 第五章 總結與未來展望 63 參考文獻 64 圖目錄 圖1. 1不同頻段電波於大氣中傳播之衰減特性 2 圖1. 2各國的V頻段免執照範圍 2 圖1. 3 FMCW雷達系統圖 3 圖1. 4射頻直接降頻收發機系統 3 圖2. 1微波雙埠網路 6 圖2. 2雜訊參數示意圖 8 圖2. 3多級串聯電路示意圖 9 圖2. 4 1dB增益壓縮點(P1dB) 10 圖2. 5非線性系統的三階交互調變 11 圖2. 6 IIP3示意圖 12 圖2. 7放大器基本架構︰(a)共源極組態 (b)共閘極組態 (c)疊接組態 14 圖2. 8 源極退化示意圖 15 圖3. 1 迴授示意圖 17 圖3. 2 NMOS轉導特性曲線圖(a)Id-Vgs (b)g1-Vgs (c)g2-Vgs (d)g3-Vgs 19 圖3. 3 Feedforward示意圖 20 圖3. 4 DS技巧電路圖 20 圖3. 5 Post-distortion示意圖 21 圖3. 6 CS特殊耦合架構(a)電路圖 (b)佈局模擬圖 22 圖3. 7 CG耦合架構佈局模擬圖 22 圖3. 8 電路架構圖 23 圖3. 9轉導特性曲線圖 (a)g1-Vgs (b)g2-Vgs (c)g3-Vgs 24 圖3. 10 DS示意圖 25 圖3. 11電路示意圖 25 圖3. 12 DS技巧組合1 26 圖3. 13 DS線性度模擬1 27 圖3. 14 DS技巧組合2 28 圖3. 15 DS線性度模擬2 29 圖3. 16兩級Post-distortion技巧的雜訊模擬 29 圖3. 17兩級Post-distortion技巧的S21模擬 30 圖3. 18兩級Post-distortion技巧的IIP3模擬 30 圖3. 19電路架構圖 31 圖3. 20晶片佈局圖 32 圖3. 21 (a)未下針之晶片攝影圖(b)下針後之晶片攝影圖 33 圖3. 22穩定度K factor模擬圖 34 圖3. 23穩定度Mu模擬圖 35 圖3. 24輸入匹配(S11)模擬結果圖 35 圖3. 25輸出匹配(S22)模擬結果圖 36 圖3. 26反向隔離度S12模擬結果圖 36 圖3. 27增益(S21)模擬結果圖 37 圖3. 28雜訊指數(Noise Figure)模擬結果圖 37 圖3. 29 1dB增益壓縮點(P1dB)模擬結果圖 38 圖3. 30三階截距點IIP3的模擬結果圖 38 圖3. 31 S參數量測結果圖 39 圖3. 32雜訊指數量測結果圖 40 圖3. 33 P1dB量測結果圖 40 圖3. 34 IIP3量測結果圖 41 圖4. 1電晶體圖示：(a)三顆電晶體並聯 (b)單顆電晶體無並聯 43 圖4. 2雜訊指數模擬圖 44 圖4. 3電晶體並聯layout圖 45 圖4. 4源極退化示意圖 46 圖4. 5平行傳輸線結構圖 47 圖4. 6平行傳輸線示意圖 47 圖4. 7單級增益模擬圖 48 圖4. 8單級雜訊指數模擬圖 49 圖4. 9電路架構圖 50 圖4. 10 StabIndex模擬圖1 50 圖4. 11 StabIndex模擬圖2 50 圖4. 12 StabIndex模擬圖3 51 圖4. 13 StabIndex模擬圖4 51 圖4. 14 StabIndex模擬圖5 51 圖4. 15 StabIndex模擬圖6 51 圖4. 16晶片佈局圖 52 圖4. 17 (a)未下針之晶片攝影圖 (b)下針後之晶片攝影圖 53 圖4. 18穩定度K Factor模擬圖 54 圖4. 19穩定度Mu模擬圖 55 圖4. 20輸入匹配(S11)模擬結果圖 55 圖4. 21輸出匹配(S22)模擬結果圖 56 圖4. 22反向隔離度S12模擬結果圖 56 圖4. 23增益(S21)模擬結果圖 57 圖4. 24雜訊指數(Noise Figure)模擬結果圖 57 圖4. 25 1dB增益壓縮點(P1dB)模擬結果圖 58 圖4. 26三階截距點IIP3的模擬結果圖 58 圖4. 27 S參數量測結果圖 59 圖4. 28雜訊指數量測結果圖 60 圖4. 29 P1dB量測結果圖 60 圖4. 30 IIP3量測結果圖 61 表目錄 表3. 1模擬與量測結果 23 表3. 2模擬結果與量測結果之比較表 42 表3. 3線性化與未線性效能比較表 42 表4. 1雜訊貢獻比較表 45 表4. 2模擬結果整理表 62 表4. 3 量測結果與其他文獻比較表 6