Arquitetura dedicada para decodificação CABAC H.264/AVC em sistema em silício

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da ComputaçãoO padrão de codificação de vídeo ITU-T H.264/MPEG-4 Part 10 (Advanced Video Coding), publicado originalmente em 2003 pela equipe de especialistas do Joint Video Team (JVT), está presente em tecnologias como a Blu-Ray, HD-DVD e o Sistema de Televisão Digital Brasileira. Este padrão trouxe algumas melhorias quando comparada aos seus antecessores (MPEG-1, MPEG-2, MPEG-4, H.261 e H.263), entre elas, um inovador codificador entrópico baseado em codificação aritmética, chamado Contextbased Adaptive Binary Arithmetic Coding (CABAC). Tais melhorias trouxeram uma grande eficiência para o padrão, reduzindo em até 50% a taxa de bits (bit-rate) necessária para a transmissão de um mesmo vídeo codificado quando comparada com o padrão MPEG-4, com a penalização de ser mais complexo computacionalmente. A complexidade do processo CABAC é exemplificada por estudos prévios que relatam a necessidade de freqüência de clock superior a 100MHz para que um Processador Digital de Sinais (DSP) típico suporte, de forma dedicada, a implementação do decodificador CABAC para a decodificação em tempo-real de um vídeo com resolução D1 (720x480) a taxa de 30 frames/ segundo. O processo do (de)codificador CABAC é primordialmente seqüencial e para acelerar sua execução, opta-se por desenvolver soluções otimizadas, inclusive em hardware dedicado. Este trabalho realizou um estudo sobre o processo de decodificação CABAC, propondo uma arquitetura dedicada que utiliza otimizações para obter paralelismo na decodificação. A solução permite a decodificação de vídeos codificados pelo padrão H.264 em resolução 1080p a taxa de 30 frames/ segundo. O decodificador poderá ser integrado em um projeto de SoC (System-on-a-Chip) para ser utilizado em dispositivos de decodificação de vídeos H.264/AVC. ______________________________________________________________________________ ABSTRACTThe ITU-T H.264/MPEG-4 Part 10 (Advanced Video Coding) video coding standard, originally published in 2003 by the specialists of Joint Video Team (JVT), is used in technologies like Blu-Ray, defunct HD-DVD standard and the Brazilian Digital Television System. This Standard brings some improvements when compared with previous video standards (MPEG- 1, MPEG-2, MPEG-4, H.261 e H.263), among them, an innovative entropy coder based on a binary arithmetic coding, called Context-based Adaptive Binary Arithmetic Coding (CABAC). These new improved features are responsible for the great efficiency of the standard, reducing up to 50% the bit-rate needed for transmission of a coded video stream when compared with the MPEG-4 video standard, at the price of greater computational complexity. The complexity of CABAC process is exemplified by previous works that reports the need of a clock frequency above 100 MHz for a typical Digital Signal Processor (DSP) to support a CABAC decoder implementation for real-time decoding of a video with a D1 resolution (720x480) at framerate of 30 frames per second. The CABAC decoder process is primordially sequential and the acceleration of the execution is normally reached by optimized solutions including dedicated hardware. In this work it is presented a study about the CABAC decoding process and propose a dedicated hardware architecture based on optimized modules to produce parallel decoding. The solution supports decoding of H.264/AVC videos with 1080p resolution (1920x1080) at frame-rate of 30 frames per second. The decoder may be integrated with a complete H.264/AVC video decoder as a component of a System-on-a-Chip (SoC)