Análise de desempenho de topologias de redes em chip (NoC)

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008.A necessidade de atender as demandas existentes no mercado de microeletrônica tem levado os projetistas a compactar um grande número de blocos IP’s, o que produz uma diversidade enorme em suas funcionalidades. Do ponto de vista prático, a distribuição destes blocos IP’s torna-se um problema devido aos problemas físicos como alta impiedância devido ao número de fios que os interligam, o gasto de energia para manter todos os blocos IP’s se comunicando, e uma ocupação otimizado da área do chip. Para ajudar os projetistas de SoC, os conceitos usado em rede de computadores têm sido a principal fonte para apontar a uma solução possível para estas situações. Este documento mostra os resultados apresentados usando o gpNoCsim [18] e o modelo analítico mostrado em [12], o que pode ajudar os projetistas de NoC encontrar possíveis gargalos quando for trabalhar com NoCs. ________________________________________________________________________________________ ABSTRACTThe need to meet the existing demands in the microeletronic market has prompted designers to compact a big number of IP blocks in a small silicon area. From the pratical point of view, the distribuition of these IP blocks becomes a issue due to physical issues like high impedance caused by the number of wires that interconncet them, the power consupmtion to keep all IP blocks comunicating. An optimized occupation of the whole space used by the chip. In order to help the SoC designers , the concepts used in networking have been the main source to point out a possible solution for these situations. This paper shows the results of a benchmarck using gpNoCsim [18], which can help the NoC designers to find the bottlenecks when working with NoCs