Ein Tracking-ADC mit signalverlaufsabhängigem Takt für digitale DC-DC Wandler

With further scaling of CMOS technology noise disturbance, mismatch and process variation become the major constraints of analog DC-DC converters. Consequently, digitally assisted DC-DC converters are coming in the focus of new systems, because they are easier to be configurated in the applications than the typical analog DC-DC converters, while being more robust against noise disturbance and process variation. As interface devices between analog real world and digital signal processing, ADCs must be optimized for signals in digital DC-DC converters. But the existing synchronous ADCs, which require multiple clock cycles per conversion, as SAR and Pipeline ADCs, are not suitable for the application in DC-DC converters because of special signal characteristics. For stability reasons the digital feedback control in DC-DC converters requires a short group delay (dead time). So synchronous ADCs must be run at a sampling frequency as high as possible. But this approach results unfortunately in high power dissipation. Compared to the above mentioned ADCs, the delta-encoded or Tracking ADC exhibits the shortest group delay by performing the data conversion only in one clock cycle. It makes the digital feedback control of DC-DC converters possible to response the output exactly and simultaneously. However, the synchronized Tracking ADC still has to cover the double of broad signal bandwidth of disturbance, which appears at the output of DC-DC converters occasionally, dissipating unnecessary excessive power. This dissertation presents a new concept of Tracking ADC that selfadjusts the conversion rate depending on the slope of the input signal. For a slowly varying input, this Tracking ADC is self-clocked at a low frequency in normal mode, but once the signal varies fast and the slope exceeds a defined threshold, the conversion rate of the ADC is increased to track the signal accurately. By using the proposed solution not only the issue of input slope overload for typical Tracking ADCs is significantly improved, but also the average sampling rate is decreased. Therefore, the power dissipation of the proposed ADC is also reduced. As a proof of this concept, a 6-bit Tracking ADC with transient-driven self-clocking is implemented in 0.13μm CMOS technology. The prototype of the ADC occupies an area of 400μm×200μm. The maximum power dissipation is 84μW at a supply voltage of 1.4V, when operated at 50MS/s. The integral nonlinearity (INL) is better than 0.5LSB, and the effective number of bits (ENOB) at the sampling frequency of 12.5MHz is 4.4 bits, where the ideal ENOB is limited to 5 bits for 6-bit Tracking ADCs.Mit zunehmender Skalierung der CMOS Technologie werden Rauschen, Mismatch und Prozessabweichung zu einer Hauptbeschränkung in DC-DC Konvertern. Deshalb wird der digital unterstützte DC-DC Konverter als Alternative in neu entwickelten System bevorzugt. Digitale DC-DC-Konverter sind nicht nur viel einfacher zu konfigurieren, sondern noch robuster gegen Rauschen, Störung und Prozessschwankungen. Als ein Interface-Bauelement zwischen analoger Welt und digitalem Signal Prozess, müssen die ADCs für den Einsatz in digitalen DC-DC Konvertern optimiert werden. Die üblichen synchronen ADCs, wie SAR und Pipeline ADCs, brauchen mehrere Taktperioden für eine Konvertierung, und sind daher nicht geeignet für die Anwendung in DC-DC Konvertern. Um den Konverter stabil zu halten, erfordert die digitale Rückkopplung in DC-DC Konvertern eine sehr kurze Gruppenlaufzeit (Totzeit). Deswegen müssten synchrone ADCs sehr hoch getaktet werden. Dies würde dann aber auch eine hohe Verlustleistung nach sich ziehen. Im Vergleich hierzu hat der Zähler-Rampe oder Tracking ADC die kürzeste Gruppenverzögerung, indem die Konvertierung innerhalb einer Taktperiode durchgeführt wird. Damit kann das Ausgangssignal zeitlich von der digitalen Rückkopplung entnommen werden und die Regelung schnell reagieren. Trotzdem müssen synchrone Tracking- ADCs doppelt so schnell getaktet werden wie die Bandbreite des Rauschens und der Störungen. Deswegen hat auch dieser ADC mehr Leistungsverbrauch als unbedingt erforderlich. In dieser Arbeit wird ein neues Konzept für Tracking ADCs präsentiert, deren Konversionsgeschwindigkeit automatisch von der Flankensteilheit der Eingangssignale bestimmt wird. Das heißt, wenn sich das Eingangssignal langsam ändert, wird dieser ADC auch langsamer getaktet. Aber wenn das Eingangssignal sich schnell ändert, z.B. bei Transienten, wird der ADC sofort schneller getaktet werden, um dem Eingangssignal präzise zu folgen. Mit diesem Konzept werden nicht nur die Überlast beim Verfolgen von Transienten herabgesetzt, sondern auch noch die durchschnittliche Abtastrate reduziert. Folglich wird die Verlustleistung des ADCs deutlich reduziert. Zum Nachweis dieses Konzeptes wird ein 6-bit Tracking ADC mit transienten-gesteuertem Takt in einer 130nm CMOS Technologie implementiert. Der Prototyp des ADCs besitzt die Fläche mit 400μm×200μm. Die maximale Verlustleistung ist 84μW bei 1.4V Versorgungsspannung und einer Abtastfrequenz von 50MS/s. Die integrale Nichtlinearität ist besser als 0.5 LSB, und die effektive Auflösung (ENOB) bei der Abtastfrequenz vom 12.5MHz ist 4.4 Bit, wobei die ideale ENOB 5 Bit wäre