Advanced Low Noise Frequency Synthesizer Using Quadrature Modulation Noise Suppression Technique

[[abstract]]本計畫之目標在於配合總計畫發展一前瞻性低雜訊頻率合成器以應用於新世代無線通訊系統。此一低雜訊頻率合成器主要運用了兩種前瞻性雜訊抑制技術來分別降低鎖相迴路(PLL, Phase-Locked Loop)頻寬內以及頻寬外之相位雜訊，以期能進一步提升系統之整體性能。在鎖相迴路頻寬內之雜訊改善上，我們運用了單迴路差異積分調製器(SL-DSM, Single Loop Delta-Sigma Modulator)架構來設計一分數式頻率合成器(Fractional-N Frequency Synthesizer)。由於單迴路架構所導致之相位誤差變化量較傳統之多級雜訊整形(MASH, Multi-Stage Noise-Shaping)架構小許多，因此能夠有效改善由於鎖相迴路部分元件非線性特性所導致之雜訊交互調變(Inter-modulation) 現象。在鎖相迴路頻寬外雜訊改善上，我們則是創新運用了訊號正交調製器在訊號調製之同時一併將迴路頻寬外之差異積份量化雜訊(Quantization Noise)給直接抵銷。在系統性能測試上，射頻實驗之頻段座落於2.5~2.7GHz，預期頻寬內之相位雜訊可低於-90dBc/Hz@10kHz，頻寬外之相位雜訊可低於-120dBc/Hz@1MHz。為了達成本計劃的目標，本計畫將分為三個階段：第一年將針對分數式頻率合成器之雜訊特性進行詳盡之理論分析以及模型建立，並藉由此分析以及模型在模擬上初步驗證所提出之創新雜訊抑製法。第二年則計畫實踐一運用單迴路差異積分調制架構之分數式頻率合成器，以驗證第一年所發展之雜訊模型。最後一年則規劃運用正交調製器進行鎖相迴路頻寬外之相位雜訊抑制。[[note]]NSC96-2221-E327-00