Investigations and compact modeling of a MOS SOI double-gate transistor for the circuit designer

Nous proposons un modèle compact du transistor MOS double-grille silicium sur isolant (SOI) en mode de fonctionnement symétrique. Le modèle est basé sur le formalisme EKV et offre les caractéristiques suivantes : une expression analytique simple décrivant le comportement statique et dynamique du dispositif, des relations "directes" entre charges-tensions et tensions-courant, une méthode de calcul numérique robuste et rapide, une implémentation aisée du modèle dans un langage de haut niveau tel que VHDL-AMS permettant ainsi une simulation rapide et précise des caractéristiques électriques. Le modèle prend en compte non seulement les effets de petites géométries tels que l'abaissement de la barrière de potentiel induit par le drain; le partage de charge, la dégradation de la pente sous le seuil ainsi que la réduction de la mobilité des porteurs, mais également les effets dynamiques extrinsèques. Il a été validé pour des dispositifs de longueur de canal de 60nm. Savalidation a été effectuée par comparaison de ses résultats avec ceux obtenus sur le simulateur de composants Atlas/SILVACO.We propose a compact model for symetric MOS silicon on insulator (SOI) double-gate transistor. Our approach relies on the EKV formalism and offers the following characteristics : simple analytical solutions which describe dynamic and static behaviours, direct links between charges-voltages and voltages-current, a robust and accurate numerical inversion algorithm which allows for a great reduction in the computation time, easy implementation in the VHDL-AMS language demonstrating that the model insures fast and accurate simulations of the electrical characteristics. The model takes into account the small geometry effects such as : the drain-induced barrier lowering, the charge sharing effects, subthreshold slope degradation and the carrier mobility degradation. Besides these effects, we have modeled the extrinsic capacitances. The model is valid for devices with a channel length of 60nm. The validity is verified by comparing the results of the model with those of the numerical simulations performed with the Atlas device simulator from Silvaco