Transactional simulation approach for modelling performance and energy of a heterogeneous SoC memory system

Les appareils mobiles, à chaque nouvelle version des normes et suivant les demandes continues de nouveaux services par les utilisateurs, doivent prendre en charge de plus en plus de fonctionnalités, qui deviennent également de plus en plus exigeantes du point de vue informatique. Par conséquent, être en mesure de répondre aux nouvelles exigences tout en fournissant des puces à faible consommation d’énergie est aujourd’hui le défi le plus important pour les concepteurs de systèmes pour appareils mobiles. Pour relever ce défi, de nouvelles approches de modélisation de la performance et de la puissance au niveau système ont été proposées, permettant d'explorer les architectures matérielles/ logicielles (HW / SW) dès les toutes premières étapes d'un flot de conception de systèmes sur puce (SoC). Cependant, les solutions existantes prennent en charge de manière limitée l'optimisation de la puissance du système de mémoire (y compris la mémoire SDRAM), qui peut occuper plus de 70% de la surface d'une puce et consommer plus de 30% de l'énergie totale. Dans nos travaux, nous proposons un cadre de simulation basé sur SystemC-TLM au niveau Electronic System Level (ESL), capable de prendre en charge l’exploration commune d’une architecture SoC et de sa configuration mémoire. Ce nouveau cadre permet d’optimiser la consommation d’énergie des SoC tout en faisant correspondre les performances requises en termes de puissance et de performances, de bande passante mémoire et de temps de latence.Mobile devices, at each new release of the standards and following users’ continuous requests of new services, have to support more and more features, which are also becoming more and more demanding from the computational point of view. As a consequence, being able to fulfil new requirements and at the same time to provide power efficient chips is nowadays the most important challenge for mobile devices system designers. To tackle this challenge, novel system level performance and power modeling approaches have been proposed allowing hardware/software (HW/SW) architectures to be explored right at the very first steps of a System-on-Chip (SoC) design flow. However, existing solutions have limited support for the power optimization of the memory system (including SDRAM) that may occupy more than 70% of a chip area and consume more than 30% of the total energy. In our work, we propose a SystemC-TLM-based simulation framework at Electronic System Level (ESL), which is able to support the joint exploration of a SoC architecture and its memory configuration. This new framework helps in optimizing the SoC energy consumption while matching the required performance in terms of power and performance, as well as of memory bandwidth and latency