Design space exploration for array reconfigurable architectures

As aplicações atuais de processamento de sinais em sistemas embarcados demandam soluções de hardware com alto poder de de processamento e baixo consumo de energia. Além disso, estas soluções devem ser escaláveis permitindo fácil adaptação para acompanhar os avanços tecnológicos na construção de circuitos integrados. As arquiteturas de arranjos reconfiguráveis de processadores de grão grosso permitem atender a esta demanda e atualmente são foco de pesquisas que propõem várias maneiras de se realizar sua implementação, com variação de características como topologia, elementos de processamento e capacidade de roteamento, dentre outras. Este trabalho apresenta um algoritmo de posicionamento de unidades funcionais em arranjos de processadores capaz de lidar com variações dessas características, permitindo avaliar a priori seu desempenho para várias arquiteturas. Foi elaborado um conjunto de testes com vários benchmarks de processamento de sinais para validação. Os experimentos mostraram que a solução é rápida, flexível e escalável, permitindo a exploração de uma ampla gama de arquiteturas antes de sua implementação física.Current applications of signal processing in embedded systems demand hardware solutions with high processing power and low consumption. Moreover, these solutions must be scaled allowing easy adaptation in order to follow technological advances in the construction of integrated circuits. Coarse-grained reconfigurable array processors architectures allow to attend this demand, and nowadays are research focus that considers several ways to deal with it s implementation, with variation of characteristics as topology, processing elements and routing capacity, among others. This work presents a placement algorithm in arrangements of processors capable to deal with variations of these characteristics, allowing early evaluation of its performance for several architectures. A test set with several DSP benchmarks was elaborated for validation. The experiments shows that the solution is fast, flexible and scalable, allowing exploration of an ample architecture spectrum before physical implementation