Heuristics for the generation of reconfigurable architectures in bidimensional arrays

Arquiteturas reconfiguráveis de grão grosso são alternativas para a redução do tempo de projeto, a complexidade do posicionamento e roteamento, o tempo de configuração e a memória de configuração para projetos de sistemas embarcados com demanda de alto desempenho e baixo consumo de energia. Porém o espaço de projeto é amplo e necessita de ferramentas flexíveis para sua exploração. Este trabalho propõe uma abordagem baseada em heurísticas (Algoritmos Genéticos, Simulated Annealing, Path Relinking) e algoritmos de escalonamento (ALAP e ASAP) visando as arquiteturas reconfiguráveis em arranjos com padrões regulares e escaláveis de interconexão. Para validar a ferramenta, um conjunto de aplicações multimídia, derivadas do conjunto de Mediabench e de núcleos de algoritmos para processamento de sinais (FIR, DCT etc.) Foi utilizado na avaliação de arquiteturas geradas. Os critérios de custo levaram em conta os números de conexões após o mapeamento, o caminho crítico e o tempo de busca das soluções. Os resultados experimentais mostraram que as arquiteturas geradas podem reduzir em quase 20% o custo de conexões quando comparados à topologia 0_1_hop, apontada por outros trabalhos como a mais adequada.Coarse-grained reconfigurable architecture appears as an alternative solution to reduce the design time, the routing and placement complexity, the reconfiguration time, and the reconfiguration memory, to design high performance and low power embedded system. However, the design space is too wide and it needs new explorations tools. This work proposes an tool of the automatic exploration of design space of the topologies, to be the foccus based in heuristics (Genetic Algorithms, Simulated Annealing and Path Relinking) and schedule algorithms (ASAP and ALAP) to see reconfigurable architecture in arrays with regular patterns and scalable of the interconnection. To validate this tool, a set of multimedia applications, from the set of clusters Media bench and algorithms for signal processing (FIR, DCT etc.) was used in the evaluation of the generated architectures. The criteria for cost take into account the number of connections after the mapping, the critical path and the time to search for solutions. The experimental results showed that the generated architecture can reduce by almost 20% the cost of connections when compared to the topology 0_1_hop, identified by other studies as the most appropriate