Design of digital decimation filter in CMOS technology

Tato diplomová práce se zabývá návrhem digitálního decimačního filtru pro podvzorkování a filtraci signálu ze sigma-delta AD převodníku. Je proveden návrh kaskády filtrů v programu Matlab podle zadaných požadavků, který je následně popsán v jazyce VHDL s ohledem na minimální spotřebu plochy. Funkce implementované struktury filtru je následně porovnána s referenčními filtry získanými z Matlabu ve vytvořeném verifikačním prostředí. Na závěr je provedena syntéza v zadané technologii a verifikace filtru na hradlové úrovni.This Master’s thesis deals with digital decimation filter design for undersampling and filtering of sigma-delta ADC signal. Filter cascade is designed in Matlab according to given requirements and is then described in VHDL language aiming for minimum area. Implemented filter functionality is compared to Matlab-generated reference filters in created verification environment. Finally the design is synthesized in specified technology and verified on gate level.