Dos de las limitaciones de rendimiento más importantes en los procesadores de hoy en día provienen de las operaciones de memoria y de las dependencias de control. Para resolver estos problemas, las memorias cache y los predictores de salto son dos alternativas hardware bien conocidas que explotan, entre otros factores, el reuso temporal de memoria y la correlación de saltos. En otras palabras, estas estructuras tratan de explotar la redundancia dinámica existente en los programas. Esta redundancia proviene parcialmente de la forma en que los programadores escriben código, pero también de limitaciones existentes en el modelo de compilación tradicional, lo cual introduce instrucciones de memoria y de salto innecesarias. Pensamos que los compi...
Debido a que la tendencia actual es tener más y más procesadores (cores) disponibles en cada computa...
El objetivo de este proyecto es mejorar la clasificación de patrones realizada con una red neuronal...
El objetivo de la Tesis es desarrollar un método de optimización para el diseño y funcionamiento de ...
Dos de las limitaciones de rendimiento más importantes en los procesadores de hoy en día provienen d...
Hardware errors become more common as silicon technologies shrink and become more vulnerable, especi...
La dependencia de datos es una de las principales razones que limitan el rendimiento de los procesad...
Os algoritmos para síntese de circuitos digitais em geral visam a melhoria de uma função de custo co...
Magíster en Ciencias, Mención Computación. Ingeniero Civil en ComputaciónLos lenguajes modernos de ...
This article presents a program simulating the Cache Memory, by considering the system's success per...
Tradutores binários dinâmicos ou DBTs2, são programas projetados para executar, em uma arquitetura-a...
Los programadores pueden afrontar la complejidad de escribir software concurrente con la ayuda de li...
El aumento del número de núcleos e hilos por procesador en los últimos 15 años ha permitido mantener...
This thesis takes a HW/SW collaborative approach to tackle the problem of computational inefficiency...
La reducción en la escala de integración no se ha traducido de modo desigual entre los procesadores ...
La Memoria Transaccional (TM) ofrece un modelo de ejecución concurrente optimista en arquitecturas m...
Debido a que la tendencia actual es tener más y más procesadores (cores) disponibles en cada computa...
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