Desain Arsitektur dan Implementasi Teknik Pengkodean LDPC pada FPGA

ABSTRAKSI: Perkembangan teknologi wireless sangat cepat karena seiring dengan kebutuhan layanan data yang sangat besar dan cepat (high data rate) dan memiliki Quality of Service yang baik. Untuk meningkatkan Quality of Service ini salah satunya adalah dengan mengurangi tingkat kesalahan informasi yang diterima pada receiver, salah satunya adalah dengan menggunakan teknik channel coding (pengkodean kanal). Saat ini, Teknik channel coding yang mendekati sempurna karena mendekati teorema Shannon pada jumlah data yang besar adalah LDPC. Aspek yang penting dari sebuah teknik pengkode LDPC ini adalah bagaimana sisi implementasi pada hardwarenya.Tahapan yang harus dilakukan dalam mengimplementasikan suatu sistem adalah dengan mendesain sistem, kemudian melakukan sintesis, dan baru diimplementasikan pada hardware. Hardware yang digunakan pada penelitian ini adalah FPGA Virtex 4. Sedangkan tahapan untuk mendesain LDPC ini adalah dua tahap, yaitu tahap desain pengkode dan desain pendekode LDPC. Pada desain pengkode digunakan algoritma lower triangular, sedangkan pada desain pendekode menggunakan algoritma bit flipping. Matriks Cek paritas yang digunakan adalah LDPC Regular dengan ukuran 6x12 dan code rate nya adalah ½Dari hasil simulasi, kemampuan koreksi dari bit Flipping ini hanya dapat mengkoreksi untuk 1 bit error dengan kemampuan koreksinya 100%. Jika frekuensi FPGA yang digunakan 100 MHz maka 1 clock bernilai 10 ns, jika dalam sekali proses membutuhkan delay proses 28 clock, maka perioda keseluruhan adalah 280 ns. Hal ini mengakibatkan bit rate sebesar 21,4 Mbps dan frekuensi kerja 3,57 MHz. nilai bit rate yang cukup besar dan perioda yang pendek diakibatkan oleh proses parallel sistem yang didesain. Pada hasil sintesis, jika dibandingkan dengan beberapa desain pengkode dan pendekode lain, maka hasil desain ini harus diperbaiki karena mengambil kapasitas memory yang besar dan periodenya masih cukup panjang dibandingkan dengan desain yang lain padahal kemampuan mengolah datanya lebih besar . Setelah diimplementasikan, utilisasi resource sbb: jumlah slice 0%, jumlah slice flip – flops 0%, jumlah 4 input LUT 0%, jumlah IOB 3%, dan jumlah GCLK 3%. Hal ini menyebabkan desain arsitektur tersebut dapat diimplementasikan ke dalam FPGA Virtex-4 karena pemakaian resource-nya kurang dari 100% yang tersedia pada FPGA tersebutKata Kunci : LDPC, lower triangular, bit flipping , FPGAABSTRACT: The development of wireless technology changing rapidly because along with the need of data services is very large and fast (high data rate) and has a good Quality of Service. one way to improve the Quality of Service is to reduce the error rate information received at the receiver, One of them is by using channel coding. Currently, channel coding technique is close to perfect as it nears the Shannon theorema on the large amount of data is LDPC. An important aspect from LDPC encoding technique is how the implementation on hardware.Steps that must be done in implementing a system is to design a system, then perform synthesis, and then implemented in hardware. Hardware used in this thesis were Spartran 3E FPGA. While the step for designing LDPC are two steps, encoding design step and LDPC decoding design. On ecoding design used lower triangular algorithms , while decoding design use bit flipping algorithms. Parity check matrix used is Regular LDPC with size 6x12 and its code rate is ½.From the simulation results, the correction capability from this Flipping bit can only be corrected for the 1-bit error correction with capability correction by 100%. If the frequency of the use of 100 MHz FPGA then worth clock 1 worth 10 ns, if in the one process requires 28 clock delay, then the whole period is 280 ns. That impact bit rate 21,4 Mbps and the frequency 3,57 x MHz. The parallel working on system make the bit rate are big and the periode was small. From the synthesis result, the design was copared with the other design, it must be good after because the result show it consume a lot of memory and use a long of periode than other design that can process a more larger data. After the design implemented, resource utilization like number of slices 0%, number of flip flop slices 0%, number of LUT 4 input is 0% , number of IOB is 3%, and number of GCLK is 3%. It impact that the architecture design can be implemented on Virtex-4 FPGA because of the resource consumed under 100%Keyword: LDPC, lower triangular, bit flipping , FPGA Virtex