Caracterización de la variabilidad dependiente del tiempo de MOSFETs ultraescalados para su modelado compacto

El transistor MOSFET es uno de los dispositivos más utilizados en multitud de aplicaciones electrónicas gracias a sus excelentes características de funcionamiento, su bajo consumo y su gran capacidad de miniaturización. El constante progreso de la tecnología microelectrónica ha permitido una reducción de las dimensiones de este dispositivo, lo que ha conllevado mejoras en las prestaciones de los circuitos integrados (CI). Sin embargo, cuando estas dimensiones alcanzan el rango nanométrico, aparecen diferentes fenómenos físicos de distinta naturaleza como efectos de canal corto, procesos cuánticos y/o aumento de los campos eléctricos dentro del dispositivo, que afectan a las prestaciones y a fiabilidad de dichos transistores. Relacionados con el aumento de los campos eléctricos han aparecido diferentes mecanismos de fallo como el Bias Temperature Instability (BTI), la Degradación por Portadores Calientes (CHC) y la Ruptura Dieléctrica (BD), entre otros, que repercuten negativamente en la fiabilidad del transistor y, a su vez, al funcionamiento de los CIs. En tecnologías actuales, tanto el BTI como el CHC son mecanismos que producen modificaciones en los parámetros eléctricos de los transistores. Ambos mecanismos se caracterizan por la degradación de la tensión umbral (incremento, ΔVth) y otros parámetros eléctricos relevantes del MOSFET, como por ejemplo la transconductancia, cuando son sometidos a estreses durante su funcionamiento en un circuito integrado. Tanto el BTI y como el CHC se atribuyen a la generación de trampas en el dieléctrico y en la interfaz entre el dieléctrico y el canal del transistor, convirtiéndose en uno de los principales problemas de fiabilidad de las tecnologías de ultraescaladas, ya que pueden afectar a la vida útil de los dispositivos y la de los circuitos. La rápida variación de la tensión umbral observada cuando finaliza el estrés ha resultado ser uno de los problemas que dificultan la caracterización del BTI. Cuando se utilizan las técnicas de caracterización convencionales, los efectos de degradación quedan subestimados debido a la rápida recuperación de Vth inherente al fenómeno. Para resolver este problema, se ha desarrollado una técnica de caracterización ultrarrápida con el objetivo de reducir el tiempo que transcurre entre la interrupción del estrés y la medida de Vth. Para complementar esta técnica, se ha desarrollado una metodología de extracción de parámetros basada en el modelo físico PDO (Probabilístic Defect Occupancy Model). Esta metodología permite reproducir ΔVth obtenida de la caracterización y obtener información de los defectos que contribuyen en la degradación de la tensión umbral. Además, en este trabajo se ha realizado un estudio sistemático de la influencia de la temperatura y la tensión de estrés en la puerta y el drenador (degradación de NBTI y CHC, respectivamente) en ΔVth. Para ello se han considerado diferentes condiciones de estrés con el fin de estudiar como se modifica la distribución de defectos que contribuyen a ΔVth. Para obtener la distribución se ha realizado un análisis unificado de los resultados, independientemente de las condiciones de estrés (BTI o CHC), en el contexto del modelo PDO. A través de la metodología presentada, se ha obtenido la distribución de defectos a partir de ΔVth medido experimentalmente para las diferentes condiciones de estrés. Finalmente, se han analizado los parámetros de pequeña señal del transistor MOSFET cuando se aplican diferentes tensiones NBTI en el rango de radiofrecuencias. Con el fin de obtener estos parámetros se ha desarrollado una metodología que relaciona el circuito de pequeña señal y los parámetros [S] medidos. Con el fin de transferir el cambio de los parámetros de pequeña señal debido a la tensión de estrés, se ha simulado un amplificador simple y analizado el producto ganancia ancho de banda.MOSFET transistor is one of the most used device many applications thanks to its excellent operation characteristics, low power consumption and high miniaturization capability. The microelectronic technology progress has allowed reducing the MOSFET dimensions, which has led to improve the performance of integrated circuits (IC). However, when such dimensions reach the nanometric range, different physical phenomena such as short-channel effects, quantum processes and/or increase of electric fields in the device appear affecting the performance and reliability of transistors. During the device operation in the circuit, due to the large electric fields and temperature within the device, several aging mechanisms such as Bias Temperature Instability (BTI) or Channel Hot Carrier degradation (CHC), which progressively modify the initial device electrical characteristics, appear. Both mechanisms are characterized by the degradation of threshold voltage (shift, ΔVth) and other relevant electrical parameters of the MOSFET, like transconductance, when they are subjected to an electrical stress during its operation in an integrated circuit. BTI and CHC degradation, which are attributed to trap generation in the dielectric-bulk interface when high electric fields are applied to the transistor, are one of the main reliability problems of ultrascaled technologies that can limit the lifetime of devices and circuits The recovery of the threshold voltage is one of the issue that makes difficult the BTI characterization because of VTH changes very fast when the electrical stress is removed. For BTI studies, when the conventional characterization techniques are used, the degradation effects are underestimated due to fast recovery processes inherent to the phenomenon. To solve this problem, ultrafast characterization technique has been developed with the aim of studying the BTI degradation in pMOS transistors by acquiring the threshold voltage shift in very short times after the electrical stress removal. In addition, parameter extraction methodology based on Probabilistic Defect Occupancy model (PDO) for the BTI has been developed with the aim of reproducing and fitting the experimental ΔVth, as a function of time, and obtaining the defect distribution parameters and also the permanent part dependence which takes part during the stress/recovery stage. In this work, the influence of the temperature and the high electric fields at the gate and drain terminals (NBTI and CHC degradation, respectively) on the ΔVth has been analyzed in large area pMOSFETs. In addition, different stress conditions have been applied in order to know how those conditions modify the defect distribution that takes part in ΔVth. To obtain the distribution, a unified analysis of the results, regardless of the stress conditions (BTI and CHC) has been done in the context of the PDO model. By means of the methodology presented above, the defect distribution has been obtained and its dependence on the different stress conditions has been studied. Knowing how defect distribution changes with the stress conditions will allow to transfer the effects of NBTI and CHC degradation at device level up to the circuit level in order to evaluate how the device properties affect the circuit performance and reliability. Finally, the MOSFET small signal parameters have been analyzed when different NBTI stresses at the radiofrequency range are applied to the MOSFET. In order to get those parameters, a methodology that takes into account the small signal circuit and the measured [S] parameters has been developed. To transfer the small signal parameters shift, due to the stress, to the circuit level, a simple amplifier has been simulated and the gain bandwidth analyzed