A study of construction, performance and VHDL implementation of irregular, structured and binary LDPC codes for optical communications

Orientador: Renato Baldini FilhoDissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de ComputaçãoResumo: O emprego de códigos LDPC em comunicações ópticas vem recebendo especial atenção nos últimos anos devido à sua elevada capacidade de correção de erros, fato que possibilita enlaces mais longos e com maior capacidade de transmissão. A presente dissertação apresenta um estudo de códigos LDPC binários, irregulares e estruturados (IE-LDPC), bem como, uma comparação do desempenho de dois algoritmos de decodificação comumente utilizados na decodificação de códigos LDPC: o algoritmo soma-produto utilizando razões logarítmicas (log-SP) e o algoritmo soma-mínimo (SM), para um conjunto de códigos IE-LDPC construídos. Além disso, a presente dissertação apresenta uma implementação em VHDL de um codificador e de um decodificador para códigos IE-LDPC e os resultados da síntese em FPGA desta implementação em VHDL. A comparação do desempenho dos algoritmos de decodificação foi importante para determinar que o algoritmo SM, uma simplificação do algoritmo log-SP, pode ser utilizado no lugar deste último sem perdas significativas de desempenho. Por sua vez, a síntese em FPGA do codificador e do decodificador dos códigos IE-LDPC construídos mostrou-se factível, mas a arquitetura do decodificador implementado do algoritmo SM ainda utiliza grande quantidade de elementos lógicosAbstract: The use of LDPC codes on optical communications has received special attention in recent years due to its error correction capability, permitting longer and higher capacity optical links. This dissertation presents a study of binary irregular structured LDPC codes (IS-LDPC), as well as a performance comparison between two LDPC decoding algorithms: logarithm domain sum-product (log-SP) and minimum-sum (MS) for a set of constructed IS-LDPC codes. Besides, this dissertation presents a VHDL implementation of an encoder and a decoder for IS-LDPC codes and the FPGA synthesis results of this VHDL implementation. The performance comparison has determined that the MS algorithm can be a substitute to the log-SP algorithm with a significant reduction in logical elements in FPGA implementation, without significant loss in decoding performance. The FPGA synthesis results have shown that the encoder and the decoder IS-LDPC implementations are feasible, but the current MS decoder still uses a considerable amount of logical elementsMestradoTelecomunicações e TelemáticaMestre em Engenharia Elétric