A unique formalism for VLSI logical and electrical synthesis

This paper presents a unique formalism of knowledge representation of a MOS digital designer in terms of sets of rewriting rules. This formalism provides solution to logical synthesis from functional description to gate network, to electrical synthesis from gate network to equivalent MOS transistor network and to logical extraction from a transistor network. Corresponding inference origines extensively use a general commutative unification process with variable arity of operators.Ce papier présente un formalisme unique des représentations des connaissances logiques et électriques d'un concepteur de circuits digitaux MOS en terme de règles de réécriture. Ce formalisme permet de résoudre des problèmes de synthèse logique depuis une description fonctionnelle vers un réseau de portes logiques, de synthèse électrique depuis une description en termes de portes vers un réseau de transistors MOS, d'extraction logique depuis un réseau de transistors vers une description booléenne. Les moteurs d'inférence correspondant à ces différents outils utilisent tous un mécanisme d'unification commutative à arité variable